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  1. DFCPU

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  2. 用FPGA做的一个32路AD程序(用VERLlog写的)-FPGA to do with a 32 AD program (written by VERLlog)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.67mb
    • 提供者:郑生
  1. src

    0下载:
  2. v6 1x 3.125G rapidio协议工程代码(xilinx v6 rapidio data transmission protocol Practical project application engineering code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:8.67mb
    • 提供者:南华真人
  1. DES_ALGORITHM

    0下载:
  2. Data Encryption Standard
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.67mb
    • 提供者:Nguyen Anh Duc
  1. Core8051

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  2. VERILOG编写的Core8051实验例程,包括整个工程,周立功公司提供-VERILOG Core8051 written test routines, including the entire project, provided ZLG
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-19
    • 文件大小:8.69mb
    • 提供者:xuzunlei
  1. FPGA那些事儿--TimeQuest静态时序分析REV7.0

    0下载:
  2. FPGA那些事儿--TimeQuest静态时序分析(FPGA those things, --TimeQuest static timing analysis)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:8.69mb
    • 提供者:朱泉逸
  1. verilogFFT

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  2. FFT算法相关FPGA代码,很重要的,对FFT开发人员很重要-FPGA code related to the FFT algorithm, it is important
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.69mb
    • 提供者:chenhug
  1. new_PCI2009-123456ppp

    0下载:
  2. FPGA和PCI9054做的图像采集卡VC测试程序源码,有三种显示模式。-FPGA and PCI9054 VC image capture card to do the test program source code, there are three display modes.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.7mb
    • 提供者:yup
  1. 3fifo_fifo

    0下载:
  2. 程序实现了FPGA内部FIFO之间的数据传输。已通过modelsim调试!-Procedures to achieve the data transmission between the FPGA internal FIFO. Modelsim has passed debugging!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.7mb
    • 提供者:袁官福
  1. Pulse.guo

    0下载:
  2. 基于串口的PFGA 任意脉冲发生器,非常方便的,可以直接用于工程的代码-Based on the serial PFGA arbitrary pulse generator, very convenient, can be directly used for the project code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:8.7mb
    • 提供者:柯毅东
  1. lcd12864_test

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  2. 基于nios II核,实现对LCD12864的操作,显示基本汉字等字符-Based on nios II core, to achieve the LCD12864 operation, showing the basic Chinese characters and other characters
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-05-12
    • 文件大小:8.7mb
    • 提供者:郎平
  1. PrimeTime_STA

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  2. PrimeTime Intro to STA -PrimeTime Intro to STA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.71mb
    • 提供者:xiantongma
  1. dds1

    0下载:
  2. 通过FPGA实现的,dds数字信号发生器,可产生正弦波,方波,锯齿波,三角波(DDS digital signal generator through FPGA, DDS digital signal generator, can produce sine wave, square wave, sawtooth wave, triangle wave)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:8.72mb
    • 提供者:灏浩东
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