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  1. bpsk

    1下载:
  2. 基于matlab的bpsk解调仿真,包括误码率的结果比较。- U57Fn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:4kb
    • 提供者:陈涛
  1. jesd204

    1下载:
  2. xilinx平台 jesd204核例化使用示例(Xilinx platform jesd204 core example of the use demo)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:4kb
    • 提供者:kenny2017
  1. i2c_master_slave_latest.tar

    0下载:
  2. i2c master slave VHDL code
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:4kb
    • 提供者:budavarapu
  1. yenyan_v76

    0下载:
  2. Independent component analysis algorithm reduces the raw data noise, Including quaternion various calculations, Including Deng's correlation, absolute correlation, correlation of slope, improved absolute correlation.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:4kb
    • 提供者:henpuipeng
  1. mips

    0下载:
  2. mips verilog进行编写cpu,其中包括了若干的基本指令(use the verilog language to programme the CPU)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:4kb
    • 提供者:光亮
  1. day3

    0下载:
  2. 《四则运算小计算器设计过程实录》第三天相关程序。更多程序请点我的账号进行下载。(7 rar documents in total.more code on this book plz put a eye on my account.)
  3. 所属分类:VHDL/FPGA/Verilog

  1. parameter_uart_rx

    1下载:
  2. 串口接收模块,可以通过parameter,参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数,并根据缓冲的大小配置FIFO就可以使用。对帧错误(停止位不为高),检验错误和读FIFO超时(FIFO满的情况下,有新的数据到)等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of the transmission rate, Data wi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-08-30
    • 文件大小:4kb
    • 提供者:老工程师
  1. src

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  2. Digit serial adder, can be used in digital filter design You can choose the pipeline length, digit size and the word length of the adder.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:4kb
    • 提供者:hochet
  1. sa261

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  2. Calculation crosshairs diffraction image at different distances, Including the generalized cross-correlation function GCC time delay estimation, PV modules contain, MPPT module, BOOST module, inverter module.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:4kb
    • 提供者:ndpqug
  1. dq054

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  2. Analysis of the signal time domain, frequency domain, cepstrum, cyclic spectrum, etc. Principal component analysis model for establishing, PSS primary synchronization signal in the time domain simulation related.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-14
    • 文件大小:4kb
    • 提供者:gansuigangken
  1. isjtc

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  2. Use serial programming examples matlab GUI implementation, Independent component analysis for image processing, Realize image watermarking, de-noising, plus noise and other functions.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:4kb
    • 提供者:fyqdwg
  1. fenjao_v20

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  2. Matlab for beginner students will help, Matlab to achieve user-friendly, Contains the eigenvalue and eigenvector extraction, the training sample, and the final recognition.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:4kb
    • 提供者:tuilunhanbai
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