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divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
lcd1
- 实现了lcd12864的显示功能的控制，可进行滚屏和其他显示控制。-this is a part of my graduate design, kind of immature and incomplete, but still quite useful.
verilog_Manchester
- 曼彻斯特码编码电路，在工业电路中有较好的抗干扰性，而且编码电路简单，容易在FPGA上实现-Manchester encoding circuit, the circuit in the industry in a better anti-interference, and the coding circuit is simple, easily implemented on FPGA
mouse
- 基于PS/2协议的鼠标驱动程序，用Verilog语言写成，可以用于任何型号的FPGA的驱动。-Based on PS/2 protocol mouse driver written using Verilog language can be used for any type of FPGA-driven.
uart.vhd
- this modul is serial send & resive for RS232
VHDL
- 硬布线的cup设计，使用VHDL语言，此为txt文档，复制即可-Hard-wired cup design
fifo
- Verilog HDL实现复杂逻辑设计FIFO-Verilog HDL to achieve FIFO
miaobiao
- 秒表计时功能，数码管显示，可暂停可清零，计数刻度为10ms-Stopwatch function, digital display, pause can be cleared, counting scale is 10ms
zmd_1
- 用VHDL描述一个由8个发光二极管组成的走马灯。有系统复位。单点移动模式：一个点在8个发光二极管上来回的亮。幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次往复。采用采用一个按键转换显示模式。
chuanbingvhdl
- 由于计算机中大部分器件使用的是串行，本程序实现了数字电路中常用的串行输入并行输出的功能。-Because most of the computer using a serial device, the program realization of digital circuits used in serial input parallel output function.
mclk
- 基于多时钟的处理，在跨时钟域的处理上有优势-Based on Multi-clock processing, the cross-clock domain processing advantages
AudioVolCtrl
- 通过所编写的FPGA程序，对SDI的音频信号最后输出的声音进行控制-Prepared by the FPGA through the procedures, SDI audio signal to control the final output of the voice