资源列表
HDB3解码
- 另一个HDB3解码,基于verilog语言
Shift data register
- This is an easy method to register data for FPGA. It is written by VHDL
R-S触发器
- R-S触发器的vhdl语言描述
8位加法器
- 很简单很实用的8位加法器VHDL源代码!
8bit全加器带进位复位功能
- 8bit全加器带进位复位功能 已经通过防真
signed four bit multiplier
- a multiplier for four bit binary number
移位寄存器
- 可以实现移位寄存功能,输入四位数字,然后依次移位显示在数码管上。
mux21
- 多路选择器的设计代码及仿真验证,还有激励文件。
6502
- 6502 VERILOG PROJECT
vhd-util-code.rar
- xen source 推出最新的VHD操作工具VHD-UTIL 实现源码,超强,学习高手的设计思路,source code about VHD-UTIL