资源列表
lab_6
- FPGA，利用VHDL建立简单处理器（a simple processor）-FPGA, using VHDL to create a simple processor (a simple processor)
VHDLjibenyufa
- VHDL基本语法 繁体 VHDL的发展 说明 语法-Traditional VHDL VHDL development of basic grammar syntax descr iption
apa300
- 常用的FPGa芯片apa300的详细数据手册,英文版笨的-FPGa chips commonly used in the detailed data apa300 manual, English version of stupid
DE2_LCM_SRAM_PIC_DISPLAY
- NIOS下，将图片显示到液晶屏上去，基于DE2板子的，全硬件实现，现将图片烧到SDRAM，然后可以直接显示到液晶屏。
clock
- 用 Verilog HDL 设计一个多功能数字钟，包含以下主要功能： 1） 计时，时间以 24 小时制显示； 2） 校时； 3） 闹钟：设定闹钟时间，可利用 LED 闪烁作为闹钟提示； 4） 跑表：启动、停止； 5） 其他。-Using Verilog HDL design a multi-functional digital clock contains the following main functions: 1) time, the time is displayed
Classic_Manual_Verilog_programming_language
- Verilog编程语言经典手册Classic Manual Verilog programming language-Verilog programming language classic manual Classic Manual Verilog programming language
practical_lift_controller
- practical_lift_controller 实用电梯控制器 实用电梯控制系统block symbol file 实用电梯控制器的Verilog HDL程设计
CHAP4
- a simple counter code in vhdl
FPGA---think
- FPGA思考笔记，思考FPGA背后的故事，深刻理解fpga，从此不再愁-FPGA thinking notes, thinking the story behind the FPGA, a deep understanding of fpga, no longer worry
UART
- 通用UART串口的VHDL描述，可自行设定奇偶校验，波特率等参数-VHDL descr iption of generic UART serial port, they are free to set parity, baud rate and other parameters
four-adder-design
- 可编程逻辑设计-用VHDL语言进行四位加法器的设计-Programmable logic design _ four adder design
sram_test_OK
- 主要是基于FPGA(EP2C8Q208I8)下的SRAM驱动，SRAM型号为IS61LV25616，程序语言为Verilog,开发环境为quartusII 7.0,为一工程，可直接下载到FPGA中，含电路图-Mainly based on FPGA (EP2C8Q208I8) driving under the SRAM, SRAM model IS61LV25616, programming language for Verilog, a development environment for