资源列表
edgedetece
- 边缘实现算法
detecter
- 这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。
EDA
- 里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平
100vhdl_examples
- VHDL100个例子,由于其他原因压缩包内只有93个,如果需要完整的请联系.从最简单的加法到最后的SPARC芯片的源描述.
A_Golden_Guide_of_Verilog
- Verilog 黄金参考指南是 Verilog 硬件描述语言及其语法 语义 合并以及将它应用到硬件设计的一个简明的快速参考指南
and2_gate
- 这是用Verilog HDL编好的2选一数据选择器 可以直接使用 没有密码
m21
- 2选一数字选择器 要的慢慢的来看 现在我都设计好了 可以直接调用就可以
VHDLFrequencycircuit
- 分频电路的VHDL设计,在你的设计中,如果有用到分频电路的话,他将帮组你了解分频电路
Nand_bootload
- U-BOOT的前面的程序,后面还要加上去
SystemC
- SystemC可以由C语言直接开发硬件，它使用SystemC工具环境把类C语言的程序综合成为硬件代码
arith_lib-1.0
- 国外的复杂算术运算包，包括SD和RNS等复杂运算，效率很高！
FIFO
- 异步FIFO verilog实现 异步FIFO verilog实现