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文件名称:uart16550_latest[1].tar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.49mb
  • 已下载：
    0次
  • 提 供 者：
    lisa****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

开源UART IP核16550，该IP核兼容16550 UART，具有Modem功能，完全可编程的串行接口具有可设置的字符长度、奇偶校验、停止位以及波特率生成器。-Open-source UART IP core 16550, the IP core is compatible with 16550 UART, with Modem function, fully programmable serial interface can be set up with a character length, parity, stop bits and baud rate generator.
相关搜索： uart ip fpga 16550 vhdl uart 165 uart 16550 vhdl 16550 modem ip

(系统自动生成,下载前可以参看下载内容)

下载文件列表

./
./uart16550/
./uart16550/tags/
./uart16550/tags/rel_2/
./uart16550/tags/rel_2/fv/
./uart16550/tags/rel_2/fv/.keepme
./uart16550/tags/rel_2/bench/
./uart16550/tags/rel_2/bench/verilog/
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./uart16550/tags/rel_2/bench/vhdl/.keepme
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./uart16550/tags/rel_2/doc/src/
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./uart16550/tags/rel_2/rtl/verilog-backup/uart_defines.v
./uart16550/tags/rel_2/rtl/verilog-backup/uart_regs.v
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./uart16550/tags/rel_2/rtl/verilog-backup/uart_fifo.v
./uart16550/tags/rel_2/rtl/verilog/
./uart16550/tags/rel_2/rtl/verilog/uart_receiver.v
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./uart16550/tags/rel_2/rtl/verilog/timescale.v
./uart16550/tags/rel_2/rtl/verilog/uart_tfifo.v
./uart16550/tags/rel_2/rtl/verilog/uart_transmitter.v
./uart16550/tags/rel_2/rtl/verilog/uart_defines.v
./uart16550/tags/rel_2/rtl/verilog/uart_regs.v
./uart16550/tags/rel_2/rtl/verilog/uart_top.v
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./uart16550/tags/rel_2/lint/out/
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./uart16550/tags/rel_2/sim/gate_sim/out/.keepme
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./uart16550/tags/rel_2/sim/gate_sim/log/.keepme
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./uart16550/tags/rel_2/sim/rtl_sim/src/.keepme
./uart16550/tags/rel_2/sim/rtl_sim/out/
./uart16550/tags/rel_2/sim/rtl_sim/out/.keepme
./uart16550/tags/rel_2/sim/rtl_sim/run/
./uart16550/tags/rel_2/sim/rtl_sim/run/run_sim
./uart16550/tags/rel_2/sim/rtl_sim/run/run_sim.scr
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./uart16550/tags/rel_2/sim/rtl_sim/log/uart_interrupts_report.log
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./uart16550/tags/rel_2/sim/rtl_sim/bin/sim.tcl
./uart16550/tags/rel_2/sim/rtl_sim/bin/nc.scr
./uart16550/tags/rel_2/syn/
./uart16550/tags/rel_2/syn/src/
./uart16550/tags/rel_2/syn/src/.keepme
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./uart16550/tags/rel_2/syn/out/.keepme
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./uart16550/tags/rel_2/syn/run/.keepme
./uart16550/tags/rel_2/syn/log/
./uart16550/tags/rel_2/syn/log/.keepme
./uart16550/tags/rel_2/syn/bin/
./uart16550/tags/rel_2/syn/bin/.keepme
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./uart16550/tags/initial/verilog/UART_regs.v
./uart16550/tags/initial/verilog/UART_test.v
./uart16550/tags/initial/verilog/UART_TX_FIFO.v
./uart16550/tags/initial/verilog/UART_defines.v
./uart16550/tags/initial/verilog/UART_top.v
./uart16550/tags/initial/verilog/UART_FIFO_t.v
./uart16550/tags/initial/Doc/
./uart16550/tags/initial/Doc/UART_spec.pdf
./uart16550/tags/rel_1/
./uart16550/tags/rel_1/fv/
./uart16550/t

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