文件名称:Altera_uart_Verilog
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FPGA/CPLD应用,uart的Verilog HDL原码-FPGA / CPLD applications, UART Verilog HDL source
(系统自动生成,下载前可以参看下载内容)
下载文件列表
address_decode.v
clock_divider.v
control_operation.v
cpu_interface.v
serial_interface.v
status_registers.v
tester.v
uart_tb.v
uart_top.v
xmit_rcv_control.v
clock_divider.v
control_operation.v
cpu_interface.v
serial_interface.v
status_registers.v
tester.v
uart_tb.v
uart_top.v
xmit_rcv_control.v
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