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文件名称:xge_mac

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    877.55kb
  • 已下载：
    0次
  • 提 供 者：
    xuc***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

10G MAC ip核源码其中包含了三个版本。经过测试正确无误。-========================

10GE MAC Core

========================





------------------------

1. Directory Structure

------------------------



The directory structure for this project is shown below.



.

|-- doc　　　　　　　　- Documentation files

|

|-- rtl

|　 |-- include　　　　- Verilog defines and utils

|　 `-- verilog　　　　- Verilog source files for xge_mac

|

|-- sim

|　 |-- systemc　　　　- SystemC simulation directory

|　 `-- verilog　　　　- Verilog simulation directory

|

`-- tbench

　　|-- systemc　　　　- SystemC test-bench source files

　　`-- verilog　　　　- Verilog test-bench source files







------------------------

2. Simulation

------------------------



There are two simulation environments that can be used to validate the code.

The verilog simulation is very basic and meant for those who want to look

at how the MAC operates without going through the effort of setting up SystemC.

The SystemC environment is more sophisticated and covers
相关搜索： xge_mac IP核 Verilog test bench Verilog MAC

(系统自动生成,下载前可以参看下载内容)

下载文件列表

xge_mac(verilog 源码)/tags/initial/doc/xge_mac_spec.odt
xge_mac(verilog 源码)/tags/initial/README.TXT
xge_mac(verilog 源码)/tags/initial/rtl/auto_verilog.sh
xge_mac(verilog 源码)/tags/initial/rtl/custom.el
xge_mac(verilog 源码)/tags/initial/rtl/include/CRC32_D64.v
xge_mac(verilog 源码)/tags/initial/rtl/include/CRC32_D8.v
xge_mac(verilog 源码)/tags/initial/rtl/include/defines.v
xge_mac(verilog 源码)/tags/initial/rtl/include/timescale.v
xge_mac(verilog 源码)/tags/initial/rtl/include/utils.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/fault_sm.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/generic_fifo.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/generic_fifo_ctrl.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/generic_mem_medium.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/generic_mem_small.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/meta_sync.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/meta_sync_single.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/rx_data_fifo.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/rx_dequeue.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/rx_enqueue.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/rx_hold_fifo.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/sync_clk_core.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/sync_clk_wb.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/sync_clk_xgmii_tx.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/tx_data_fifo.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/tx_dequeue.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/tx_enqueue.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/tx_hold_fifo.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/wishbone_if.v
xge_mac(verilog 源码)/tags/initial/rtl/verilog/xge_mac.v
xge_mac(verilog 源码)/tags/initial/sim/systemc/compile.sh
xge_mac(verilog 源码)/tags/initial/sim/systemc/run.sh
xge_mac(verilog 源码)/tags/initial/sim/systemc/sc.mk
xge_mac(verilog 源码)/tags/initial/sim/systemc/verilator.cmd
xge_mac(verilog 源码)/tags/initial/sim/verilog/sim.do
xge_mac(verilog 源码)/tags/initial/tbench/systemc/crc.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/crc.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_cpu_if.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_cpu_if.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_main.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_packet.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_packet.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_pkt_generator.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_pkt_generator.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_pkt_if.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_pkt_if.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_scoreboard.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_scoreboard.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_testbench.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_testbench.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_testcases.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_testcases.h
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_xgmii_if.cpp
xge_mac(verilog 源码)/tags/initial/tbench/systemc/sc_xgmii_if.h
xge_mac(verilog 源码)/tags/initial/tbench/verilog/packets_tx.txt
xge_mac(verilog 源码)/tags/initial/tbench/verilog/tb_xge_mac.v
xge_mac(verilog 源码)/trunk/doc/drawings.odg
xge_mac(verilog 源码)/trunk/doc/xge_mac_spec.odt
xge_mac(verilog 源码)/trunk/doc/xge_mac_spec.pdf
xge_mac(verilog 源码)/trunk/README.TXT
xge_mac(verilog 源码)/trunk/rtl/auto_verilog.sh
xge_mac(verilog 源码)/trunk/rtl/custom.el
xge_mac(verilog 源码)/trunk/rtl/include/CRC32_D64.v
xge_mac(verilog 源码)/trunk/rtl/include/CRC32_D8.v
xge_mac(verilog 源码)/trunk/rtl/include/defines.v
xge_mac(verilog 源码)/trunk/rtl/include/timescale.v
xge_mac(verilog 源码)/trunk/rtl/include/utils.v
xge_mac(verilog 源码)/trunk/rtl/verilog/fault_sm.v
xge_mac(verilog 源码)/trunk/rtl/verilog/generic_fifo.v
xge_mac(verilog 源码)/trunk/rtl/verilog/generic_fifo_ctrl.v
xge_mac(verilog 源码)/trunk/rtl/verilog/generic_mem_medium.v
xge_mac(verilog 源码)/trunk/rtl/verilog/generic_mem_small.v
xge_mac(verilog 源码)/trunk/rtl/verilog/meta_sync.v
xge_mac(verilog 源码)/trunk/rtl/verilog/meta_sync_single.v
xge_mac(verilog 源码)/trunk/rtl/verilog/rx_data_fifo.v
xge_mac(verilog 源码)/trunk/rtl/verilog/rx_dequeue.v
xge_mac(verilog 源码)/trunk/rtl/verilog/rx_enqueue.v
xge_mac(verilog 源码)/trunk/rtl/verilog/rx_hold_fifo.v
xge_mac(verilog 源码)/trunk/rtl/verilog/sync_clk_core.v
xge_mac(verilog 源码)/trunk/rtl/verilog/sync_clk_wb.v
xge_mac(verilog 源码)/trunk/rtl/verilog/sync_clk_xgmii_tx.v
xge_mac(verilog 源码)/trunk/rtl/verilog/tx_data_fifo.v
xge_mac(verilog 源码)/trunk/rtl/verilog/tx_dequeue.v
xge_mac(verilog 源码)/trunk/rtl/verilog/tx_enqueue.v
xge_mac(verilog 源码)/trunk/rtl/verilog/tx_hold_fifo.v
xge_mac(verilog 源码)/trunk/rtl/verilog/wishbone_if.v
xge_mac(verilog 源码)/trunk/rtl/verilog/xge_mac.v
xge_mac(verilog 源码)/trunk/sim/systemc/compile.sh
xge_mac(verilog 源码)/trunk/sim/systemc/run.sh
xge_mac(verilog 源码)/trunk/sim/systemc/sc.mk
xge_mac(verilog 源码)/trunk/sim/systemc/verilator.cmd
xge_mac(verilog 源码)/trunk/sim/verilog/sim.do
xge_mac(verilog 源码)/trunk/tbench/systemc/crc.cpp
xge_mac(ver

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