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文件名称:experiment5_1

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    140.39kb
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    0次
  • 提 供 者：
    童****
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VHDL实验5，七段数码显示译码器设计。1）用VHDL设计7段数码管显示译码电路，并在VHDL描述的测试平台下对译码器进行功能仿真，给出仿真的波形。-VHDL Lab 5, Seven-Segment Display Decoder. 1) design using VHDL 7 segment LED display decoder circuit, and the VHDL descr iption of the decoder under test platform for functional simulation, the simulation waveforms.
相关搜索： 七段 显示 译码 设计

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下载文件列表

experiment5_1/DECL7S.vhd
experiment5_1/DECL7S.qpf
experiment5_1/DECL7S.qsf
experiment5_1/DECL7S.map.rpt
experiment5_1/DECL7S.flow.rpt
experiment5_1/DECL7S.map.summary
experiment5_1/DECL7S.pin
experiment5_1/DECL7S.fit.rpt
experiment5_1/DECL7S.fit.smsg
experiment5_1/DECL7S.fit.summary
experiment5_1/DECL7S.sof
experiment5_1/DECL7S.pof
experiment5_1/DECL7S.asm.rpt
experiment5_1/DECL7S.tan.summary
experiment5_1/DECL7S.tan.rpt
experiment5_1/DECL7S.done
experiment5_1/DECL7S.qws
experiment5_1/DECL7S.vwf
experiment5_1/DECL7S.sim.rpt
experiment5_1/DECL7S.jpg
experiment5_1/DECL7S.map.eqn
experiment5_1/DECL7S.fit.eqn
experiment5_1/cmp_state.ini
experiment5_1/DECL7S_assignment_defaults.qdf
experiment5_1/db/DECL7S.db_info
experiment5_1/db/DECL7S.sim.qmsg
experiment5_1/db/DECL7S_cmp.qrpt
experiment5_1/db/DECL7S.cmp.kpt
experiment5_1/db/DECL7S.cmp.rdb
experiment5_1/db/DECL7S.rpp.qmsg
experiment5_1/db/DECL7S.cbx.xml
experiment5_1/db/DECL7S.hif
experiment5_1/db/DECL7S.(0).cnf.cdb
experiment5_1/db/DECL7S.(0).cnf.hdb
experiment5_1/db/DECL7S.hier_info
experiment5_1/db/DECL7S.sim.hdb
experiment5_1/db/DECL7S.sim.vwf
experiment5_1/db/DECL7S.sim.rdb
experiment5_1/db/DECL7S.psp
experiment5_1/db/DECL7S.eco.cdb
experiment5_1/db/DECL7S.dbp
experiment5_1/db/DECL7S.sgate.rvd
experiment5_1/db/DECL7S.sgate_sm.rvd
experiment5_1/db/DECL7S.syn_hier_info
experiment5_1/db/DECL7S.sld_design_entry.sci
experiment5_1/db/wed.zsf
experiment5_1/db/DECL7S_sim.qrpt
experiment5_1/db/DECL7S.eds_overflow
experiment5_1/db/DECL7S.map.qmsg
experiment5_1/db/DECL7S.rtlv_sg.cdb
experiment5_1/db/DECL7S.rtlv.hdb
experiment5_1/db/DECL7S.rtlv_sg_swap.cdb
experiment5_1/db/DECL7S.pre_map.hdb
experiment5_1/db/DECL7S.pre_map.cdb
experiment5_1/db/DECL7S.map.logdb
experiment5_1/db/DECL7S.sgdiff.cdb
experiment5_1/db/DECL7S.sgdiff.hdb
experiment5_1/db/DECL7S.sld_design_entry_dsc.sci
experiment5_1/db/DECL7S.map.cdb
experiment5_1/db/DECL7S.map.hdb
experiment5_1/db/DECL7S.fit.qmsg
experiment5_1/db/DECL7S.cmp.logdb
experiment5_1/db/DECL7S.asm.qmsg
experiment5_1/db/DECL7S.tan.qmsg
experiment5_1/db/DECL7S.cmp.tdb
experiment5_1/db/DECL7S.cmp0.ddb
experiment5_1/db/DECL7S.cmp.cdb
experiment5_1/db/DECL7S.signalprobe.cdb
experiment5_1/db/DECL7S.cmp.hdb
experiment5_1/db
experiment5_1

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