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文件名称:XilinxOneWireInterface

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    155.62kb
  • 已下载：
    0次
  • 提 供 者：
    Yong*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Xilinx公司的1 wire接口HDL源代码，可以用来读取1 wire的rom。-Xilinx Inc. 1 wire interface to HDL source code, can be used to read the 1 wire in the rom.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

README
vhdl/bitreg.vhd
vhdl/bytereg.vhd
vhdl/clk_div.vhd
vhdl/crcreg.vhd
vhdl/jcounter.vhd
vhdl/onewire_iface.vhd
vhdl/onewire_iface_syn.prj
vhdl/onewire_master.vhd
vhdl/shreg.vhd
vhdl/TEST_ONEWIRE_IFACE.DO
vhdl/TEST_ONEWIRE_IFACE.VHD
vhdl/
verilog/bitreg.v
verilog/clk_div.v
verilog/crcreg.v
verilog/defines.v
verilog/glbl.v
verilog/jcnt1.v
verilog/jcnt2.v
verilog/onewire_iface.v
verilog/onewire_iface_syn.prj
verilog/onewire_master.v
verilog/parallel_sn_data.v
verilog/sr1.v
verilog/sr2.v
verilog/TEST_NO_SLAVE.do
verilog/TEST_NO_SLAVE.v
verilog/TEST_ONEWIRE_WITH_BAD_CRC.do
verilog/TEST_ONEWIRE_WITH_BAD_CRC.v
verilog/TEST_ONEWIRE_WITH_VALID_CRC.do
verilog/TEST_ONEWIRE_WITH_VALID_CRC.v
verilog/TEST_SLAVE_PRESENT.do
verilog/TEST_SLAVE_PRESENT.v
verilog/
xapp198[1].pdf

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