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文件名称:timer

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    4.62kb
  • 已下载：
    0次
  • 提 供 者：
    g****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

外设timer设计：16bit定时器、ETU计数器、具有3种可配置中断请求输出、内部寄存器的读写编程。-Peripheral timer design: 16bit timer, ETU counter, with 3 configurable interrupt request output, the internal register read and write programming.
相关搜索： vhdl timer timer vhdl 定时器 vhdl 定时器 interrupt vhdl timer in vhdl vhdl

(系统自动生成,下载前可以参看下载内容)

下载文件列表

6/clk.vhd
6/count.vhd
6/etu_clk.vhd
6/etu_clk_tb.vhd
6/home6_timer.vhd
6/home6_timer_tb.vhd
6/move.vhd
6/re_wr.vhd
6

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