文件名称:modesim
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所属分类:
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- 上传时间:2012-11-16
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文件大小:2.08mb
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讲述使用modelsim进行验证,使用verilogHDL语言进行建模。其中还包括一个讲述怎样用verilog语言编写测试台的详细文档,对fpga cpld设计的后期验证有很大的帮助。-About the use modelsim for authentication, use verilogHDL language modeling. It also includes a focus on how to use verilog test bench written a detailed document on the design of the post-verification fpga cpld very helpful.
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下载文件列表
modelsim_ug.pdf
Verilog testbench techniques.doc
Verilog testbench techniques.doc
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