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文件名称:miniuart2

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.47mb
  • 已下载：
    0次
  • 提 供 者：
    李***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用ＶＨＤＬ在CPLD/FPGA上实现与PC机的RS232通信-This UART (Universal Asynchronous Receiver Transmitter) is designed to make an

interface between a RS232 line and a wishbone bus, or a microcontroller, or an IP core.

It works fine connected to the serial port of a PC for data exchange with custom

electronic.

It was built in the perspective to be very small, but efficient. It had to fit in a small FPGA.

It is not suited to interface a modem as there is no control handshaking (CTS/RTS).

It integrate two separate clocks, one for wishbone bus, the other for bitstream generation.

This has the advantage to let the user bring his own desired frequency for the baudrate.
相关搜索： miniuart2 cpld RS-232 pc

(系统自动生成,下载前可以参看下载内容)

下载文件列表

miniuart2/branches/avendor/doc/MiniUart.pdf
miniuart2/branches/avendor/doc/src/MiniUART.doc
miniuart2/branches/avendor/impl/info.txt
miniuart2/branches/avendor/impl/Xilinx_xc2s15/automake.log
miniuart2/branches/avendor/impl/Xilinx_xc2s15/miniuart.jhd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/par.opt
miniuart2/branches/avendor/impl/Xilinx_xc2s15/Rxunit.jhd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/Txunit.jhd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.bld
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.cup
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.dly
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.mrp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.nc1
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.ncd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.ngc
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.ngd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.ngm
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.pad
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.par
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.pcf
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.prj
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.syr
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.xpi
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart.xst
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart._prj
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart_map.ncd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/uart_ngdbuild.nav
miniuart2/branches/avendor/impl/Xilinx_xc2s15/utils.jhd
miniuart2/branches/avendor/impl/Xilinx_xc2s15/xilinx.jid
miniuart2/branches/avendor/impl/Xilinx_xc2s15/Xilinx.npl
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_map.log
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_map.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_nc1TOncd_exewrap.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_ngdTOnc1_exewrap.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_ngo/netlist.lst
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_par.log
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_par.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/_prepar.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/__ednTOngd_exewrap.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/__launchTA.tcl
miniuart2/branches/avendor/impl/Xilinx_xc2s15/__ngdbuild.rsp
miniuart2/branches/avendor/impl/Xilinx_xc2s15/__projnav.log
miniuart2/branches/avendor/impl/Xilinx_xc2s15/__uart_2prj_exewrap.rsp
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/express.ini
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.BLK
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.DIR
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.FIG
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.FLG
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.GNR
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.HDR
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.ID
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.INI
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.MAP
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.MOD
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.NET
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.PIN
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.SYM
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.SYN
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/lib/XILINX.VIS
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miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/miniuart.vhd
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miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/Rxunit.vhd
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miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/Txunit.vhd
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/utils.log
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/utils.vhd
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1/ver1.cst
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1/ver1.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1/ver1.ws
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1-Optimized/ver1-Optimized.cst
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1-Optimized/ver1-Optimized.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/chips/ver1-Optimized/ver1-Optimized.ws
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/files/L1.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/files/L2.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/files/L3.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/files/L4.rpt
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/workdirs/WORK/Anal.info
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/workdirs/WORK/Anal.out
miniuart2/branches/avendor/impl/Xilinx_xcs10/Xilinx/xilinx/workdirs/WORK/COUNTER.mra
miniuart2/branches/avendor/imp

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