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文件名称:adder_16

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    22.63kb
  • 已下载：
    0次
  • 提 供 者：
    张****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实现16位加法器功能，使用Verilog语言编程，使用的是数据流形式
(系统自动生成,下载前可以参看下载内容)

下载文件列表

adder_16/full_adder_16.v
adder_16/full_adder_16_tb.v
adder_16/test.cr.mti
adder_16/test.mpf
adder_16/vsim.wlf
adder_16/work/@add_full_@a@s@i@c/verilog.asm
adder_16/work/@add_full_@a@s@i@c/_primary.dat
adder_16/work/@add_full_@a@s@i@c/_primary.vhd
adder_16/work/@add_half_@a@s@i@c/verilog.asm
adder_16/work/@add_half_@a@s@i@c/_primary.dat
adder_16/work/@add_half_@a@s@i@c/_primary.vhd
adder_16/work/full_adder_16/verilog.asm
adder_16/work/full_adder_16/_primary.dat
adder_16/work/full_adder_16/_primary.vhd
adder_16/work/full_adder_16_tb/verilog.asm
adder_16/work/full_adder_16_tb/_primary.dat
adder_16/work/full_adder_16_tb/_primary.vhd
adder_16/work/_info
adder_16/work/@add_full_@a@s@i@c
adder_16/work/@add_half_@a@s@i@c
adder_16/work/full_adder_16
adder_16/work/full_adder_16_tb
adder_16/work
adder_16

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