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文件名称:fifo_syn

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    19.09kb
  • 已下载：
    0次
  • 提 供 者：
    z*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

本源码是用VERILOG实现FIFO的读取，并在实验板上已经验证可以使用-This source is used to achieve FIFO read VERILOG, and the board has been verified in experiments using
(系统自动生成,下载前可以参看下载内容)

下载文件列表

fifo_syn/fifo_syn_flag.v
fifo_syn/fifo_syn_ram.v
fifo_syn/fifo_syn_rdaddr_gen.v
fifo_syn/fifo_syn_top.v
fifo_syn/fifo_syn_wraddr_gen.v
fifo_syn/fifo_top_tb.v
fifo_syn/使用说明请参看右侧注释====〉〉.txt
fifo_syn/同步FIFO设计.doc
fifo_syn

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