文件名称:Full_adder
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- 上传时间:2012-11-16
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文件大小:3.7kb
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VHDL新手入门:全加器的实现及仿真,输入量为两个不同频时钟-VHDL Getting Started: full adder implementation and simulation, input clock frequency for the two different
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db/Full_adder.sld_design_entry.sci
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Full_adder.vhd
Full_adder.vhd.bak
db
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db/Full_adder.sld_design_entry.sci
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