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文件名称:clock-synchronized-registers

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    88.23kb
  • 已下载：
    0次
  • 提 供 者：
    李***
  • 相关连接：
    无
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介绍说明－－下载内容来自于网络，使用问题请自行百度

一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock will read and write the introduction to the PLD, the author uses the CPU to read and write clock synchronized read and write registers, improve design reliability. This modeling approach is therefore recommended to read and write CPU registers modeling methods PLD
(系统自动生成,下载前可以参看下载内容)

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使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/asyn_bad.prd
使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/asyn_bad.prj
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使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/read_reg.v
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使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/rev_1/decode.edn
使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/rev_1/decode.fse
使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/rev_1/decode.prf
使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/rev_1/decode.srm
使用CPU读写时钟同步方式读写PLD寄存器/asyn_bad/rev_1/decode.srr
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使用CPU读写时钟同步方式读写PLD寄存器/oe_edge/read_reg.v
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使用CPU读写时钟同步方式读写PLD寄存器/oe_edge/rev_2/generic.fse
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