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文件名称:example1

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    29.93kb
  • 已下载：
    0次
  • 提 供 者：
    Y***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

分频程序：实现一个将时钟信号clk十分频的功能-Frequency program: to achieve a frequency of the clock signal clk is the function of
(系统自动生成,下载前可以参看下载内容)

下载文件列表

example1/db/div.db_info
example1/db/div.eco.cdb
example1/db/div.sld_design_entry.sci
example1/div.asm.rpt
example1/div.done
example1/div.dpf
example1/div.fit.rpt
example1/div.fit.smsg
example1/div.fit.summary
example1/div.flow.rpt
example1/div.map.rpt
example1/div.map.summary
example1/div.pin
example1/div.pof
example1/div.qpf
example1/div.qsf
example1/div.qws
example1/div.sim.rpt
example1/div.tan.rpt
example1/div.tan.summary
example1/div.vhd
example1/div.vwf
example1/div_assignment_defaults.qdf
example1/db
example1

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