文件名称:Timer
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- 上传时间：2012-11-16
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嵌入式系统的单片集成定时器的Verilog实现。可实现多种配置模式，可作为通用的定时器设计模板-This is a standed timer for an SOC design.It can realize multible function need to design an micro process circut
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Timer/TestBench1.vhd
Timer/TestBench2.vhd
Timer/TestBenchl.vhd
Timer/Timer.vhd
Timer
Timer/TestBench2.vhd
Timer/TestBenchl.vhd
Timer/Timer.vhd
Timer
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