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文件名称:DEC_counter

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [HTML]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1mb
  • 已下载：
    0次
  • 提 供 者：
    张****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

数码管计数器，VHDL语言实现，可以完成对输入时钟的计数显示，采用三位数码管显示-Digital counter, VHDL language, to complete the count of input clock display, digital display with three
(系统自动生成,下载前可以参看下载内容)

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DEC_counter/
DEC_counter/BCD_CNT/
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DEC_counter/BCD_CNT/BCD_CNT.fit.smsg
DEC_counter/BCD_CNT/BCD_CNT.fit.summary
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DEC_counter/BCD_CNT/BCD_CNT.map.summary
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DEC_counter/BCD_CNT/BCD_CNT.pof
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DEC_counter/BCD_CNT/BCD_CNT.qsf
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DEC_counter/BCD_CNT/incremental_db/compiled_partitions/BCD_CNT.root_partition.map.hdbx
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DEC_counter/BCD_CNT/incremental_db/README
DEC_counter/db/
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DEC_counter/db/DEC_counter.cmp.kpt
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DEC_counter/db/DEC_counter.cmp.rdb
DEC_counter/db/DEC_counter.cmp.tdb
DEC_counter/db/DEC_counter.cmp0.ddb
DEC_counter/db/DEC_counter.cmp_merge.kpt
DEC_counter/db/DEC_counter.db_info
DEC_counter/db/D

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