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文件名称:shuzidianzizhongsheji

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [HTML]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.43mb
  • 已下载：
    0次
  • 提 供 者：
  • 相关连接：
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介绍说明－－下载内容来自于网络，使用问题请自行百度

数字电子钟设计，分模块设计，秒分时模块，用vhdl写的-Digital electronic clock design, sub-module design and second time-sharing module, written with vhdl
(系统自动生成,下载前可以参看下载内容)

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电子钟2/
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