文件名称:77433656timing_bit
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位同步仿真，有仿真数据的输入，以及转换，可以输入到verilog中仿真-Bit synchronous simulation, simulation data input, and conversion, can be entered into the simulation verilog
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77433656timing_bit/din.txt
77433656timing_bit/qin.txt
77433656timing_bit/receivesource.asv
77433656timing_bit
77433656timing_bit/receivesource.m
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77433656timing_bit/din.txt
77433656timing_bit/qin.txt
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