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文件名称:buffered-cpu-interfact.tar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.57kb
  • 已下载：
    0次
  • 提 供 者：
    a*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

This is a fully synchronous (single clock domain, no asynchronous resets) UART with a FIFO buffered cpu interfact
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart_fifo_cpu_if_sv_testbench/
uart_fifo_cpu_if_sv_testbench/tags/
uart_fifo_cpu_if_sv_testbench/branches/
uart_fifo_cpu_if_sv_testbench/trunk/
uart_fifo_cpu_if_sv_testbench/trunk/sim/
uart_fifo_cpu_if_sv_testbench/trunk/bench/
uart_fifo_cpu_if_sv_testbench/trunk/bench/uart_tb.sv
uart_fifo_cpu_if_sv_testbench/trunk/rtl/
uart_fifo_cpu_if_sv_testbench/trunk/rtl/uart.vhd

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