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文件名称:Count-display-circuit-design(VHDL)

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    45.32kb
  • 已下载：
    0次
  • 提 供 者：
    hhs***
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用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）-VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time division bus switching circuit (SCAN) and seven-segment display decoder circuit (DEC_LED)
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Count display circuit design(VHDL).doc

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