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文件名称:fudian_mul

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.81kb
  • 已下载：
    0次
  • 提 供 者：
    chan****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实现32位浮点减法器，具体结合加法器和乘法器来实现快速傅里叶变换。-use VHDL to finish the sub device.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

fudian_mul/compare.vhd
fudian_mul/fin_mul.vhd
fudian_mul/normalize.vhd
fudian_mul/summer.vhd
fudian_mul

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