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文件名称:V0p10

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    335.86kb
  • 已下载：
    0次
  • 提 供 者：
    rong*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

完整的基于verilog HDL语言UART代码~-Complete based verilog HDL language UART code to
(系统自动生成,下载前可以参看下载内容)

下载文件列表

V0p10/
V0p10/db/
V0p10/db/uart.db_info
V0p10/db/uart.sld_design_entry.sci
V0p10/src/
V0p10/src/divider.v
V0p10/src/divider.v.bak
V0p10/src/ebi.v
V0p10/src/ebi.v.bak
V0p10/src/rxd.v
V0p10/src/rxd.v.bak
V0p10/src/top.v
V0p10/src/top.v.bak
V0p10/src/txd.v
V0p10/src/txd.v.bak
V0p10/src/uart.v
V0p10/src/uart.v.bak
V0p10/testbench/
V0p10/testbench/cycloneII_v/
V0p10/testbench/cycloneII_v/_info
V0p10/testbench/ModelSim.jpg
V0p10/testbench/tcl_stacktrace.txt
V0p10/testbench/top_tb.v
V0p10/testbench/transcript
V0p10/testbench/uart.cr.mti
V0p10/testbench/uart.mpf
V0p10/testbench/vish_stacktrace.vstf
V0p10/testbench/vsim.wlf
V0p10/testbench/vsim_stacktrace.vstf
V0p10/testbench/work/
V0p10/testbench/work/divider/
V0p10/testbench/work/divider/verilog.asm
V0p10/testbench/work/divider/_primary.dat
V0p10/testbench/work/divider/_primary.vhd
V0p10/testbench/work/division/
V0p10/testbench/work/division/verilog.asm
V0p10/testbench/work/division/_primary.dat
V0p10/testbench/work/division/_primary.vhd
V0p10/testbench/work/ebi/
V0p10/testbench/work/ebi/verilog.asm
V0p10/testbench/work/ebi/_primary.dat
V0p10/testbench/work/ebi/_primary.vhd
V0p10/testbench/work/rxd/
V0p10/testbench/work/rxd/verilog.asm
V0p10/testbench/work/rxd/_primary.dat
V0p10/testbench/work/rxd/_primary.vhd
V0p10/testbench/work/top/
V0p10/testbench/work/top/verilog.asm
V0p10/testbench/work/top/_primary.dat
V0p10/testbench/work/top/_primary.vhd
V0p10/testbench/work/top_tb/
V0p10/testbench/work/top_tb/verilog.asm
V0p10/testbench/work/top_tb/_primary.dat
V0p10/testbench/work/top_tb/_primary.vhd
V0p10/testbench/work/txd/
V0p10/testbench/work/txd/verilog.asm
V0p10/testbench/work/txd/_primary.dat
V0p10/testbench/work/txd/_primary.vhd
V0p10/testbench/work/uart/
V0p10/testbench/work/uart/verilog.asm
V0p10/testbench/work/uart/_primary.dat
V0p10/testbench/work/uart/_primary.vhd
V0p10/testbench/work/_info
V0p10/testbench/work/_temp/
V0p10/top.bsf
V0p10/uart.asm.rpt
V0p10/uart.cdf
V0p10/uart.done
V0p10/uart.dpf
V0p10/uart.fit.rpt
V0p10/uart.fit.smsg
V0p10/uart.fit.summary
V0p10/uart.flow.rpt
V0p10/uart.map.rpt
V0p10/uart.map.smsg
V0p10/uart.map.summary
V0p10/uart.pin
V0p10/uart.pof
V0p10/uart.qpf
V0p10/uart.qsf
V0p10/uart.qws
V0p10/uart.sof
V0p10/uart.tan.rpt
V0p10/uart.tan.summary
V0p10/uart_assignment_defaults.qdf
V0p10/uart_description.txt

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