文件名称:clk_generator
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基于Verilog HDL的任意分频代码，由本人原创，可实现0.000001Hz的步进，跟网络上的大部分简单地分频不一样！-Devicetor descr ipted by Verilog，can reach 0.0000001Hz！
(系统自动生成,下载前可以参看下载内容)
下载文件列表
clk_generator.v
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