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文件名称:jiancedianlu

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2013-08-18
  • 文件大小：
    301.38kb
  • 已下载：
    0次
  • 提 供 者：
    wanca*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

功能是检测出串行输入数据Sin中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；没有检测到该序列时，输出Out=0。-Function is to detect the serial input data Sin the 4-bit binary sequence 0101 (from left to right input), when the sequence is detected, the output Out = 1　the sequence is not detected, the output Out = 0.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

jiancedianlu/
jiancedianlu/example6-6-12/
jiancedianlu/Example6-6-12.doc
jiancedianlu/example6-6-12/db/
jiancedianlu/example6-6-12/db/Detector.(0).cnf.cdb
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jiancedianlu/example6-6-12/db/Detector.asm.qmsg
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jiancedianlu/example6-6-12/db/Detector.cmp.rdb
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jian

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