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文件名称:4weiquanjiaqi

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2013-08-18
  • 文件大小：
    393.37kb
  • 已下载：
    0次
  • 提 供 者：
    wanca*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

4位全加器由3个模块构成。首先，通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder，接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder，最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component instance references xor, and define the underlying half-adder module halfadder, then cite two examples of half-adder module halfadder and a base or gate element or combination of a full adder module fulladder, the last instance references 4 a one of the full adder module fulladder constitute four full adder top module
(系统自动生成,下载前可以参看下载内容)

下载文件列表

4weiquanjiaqi/
4weiquanjiaqi/example6-7-1/
4weiquanjiaqi/Example6-7-1.doc
4weiquanjiaqi/example6-7-1/db/
4weiquanjiaqi/example6-7-1/db/logic_util_heursitic.dat
4weiquanjiaqi/example6-7-1/db/prev_cmp__4bit_adder.asm.qmsg
4weiquanjiaqi/example6-7-1/db/prev_cmp__4bit_adder.fit.qmsg
4weiquanjiaqi/example6-7-1/db/prev_cmp__4bit_adder.map.qmsg
4weiquanjiaqi/example6-7-1/db/prev_cmp__4bit_adder.qmsg
4weiquanjiaqi/example6-7-1/db/prev_cmp__4bit_adder.sim.qmsg
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.(0).cnf.hdb
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.cmp.logdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.cmp.rdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.cmp.tdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.cmp0.ddb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.cmp_merge.kpt
4weiquanjiaqi/example6-7-1/db/_4bit_adder.db_info
4weiquanjiaqi/example6-7-1/db/_4bit_adder.eco.cdb
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.fit.qmsg
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.fnsim.qmsg
4weiquanjiaqi/example6-7-1/db/_4bit_adder.hier_info
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.pre_map.hdb
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.rtlv_sg.cdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.rtlv_sg_swap.cdb
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.sgdiff.hdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.sim.cvwf
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4weiquanjiaqi/example6-7-1/db/_4bit_adder.sim.qmsg
4weiquanjiaqi/example6-7-1/db/_4bit_adder.sim.rdb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.simfam
4weiquanjiaqi/example6-7-1/db/_4bit_adder.sld_design_entry.sci
4weiquanjiaqi/example6-7-1/db/_4bit_adder.sld_design_entry_dsc.sci
4weiquanjiaqi/example6-7-1/db/_4bit_adder.smart_action.txt
4weiquanjiaqi/example6-7-1/db/_4bit_adder.syn_hier_info
4weiquanjiaqi/example6-7-1/db/_4bit_adder.tan.qmsg
4weiquanjiaqi/example6-7-1/db/_4bit_adder.tis_db_list.ddb
4weiquanjiaqi/example6-7-1/db/_4bit_adder.tmw_info
4weiquanjiaqi/example6-7-1/incremental_db/
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.cmp.cdb
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4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.cmp.kpt
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.cmp.logdb
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.cmp.rcfdb
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.cmp.re.rcfdb
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.map.cdb
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.map.dpi
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.map.hdb
4weiquanjiaqi/example6-7-1/incremental_db/compiled_partitions/_4bit_adder.root_partition.map.kpt
4weiquanjiaqi/example6-7-1/incremental_db/README
4weiquanjiaqi/example6-7-1/_4bit_adder.asm.rpt
4weiquanjiaqi/example6-7-1/_4bit_adder.done
4weiquanjiaqi/example6-7-1/_4bit_adder.dpf
4weiquanjiaqi/example6-7-1/_4bit_adder.fit.rpt
4we

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