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文件名称:Verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2013-11-05
  • 文件大小：
    496.32kb
  • 已下载：
    0次
  • 提 供 者：
    赵***
  • 相关连接：
    无
  • 下载说明：
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电信下载 联通下载
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VHDL Verilog 系统仿真实验 流水灯 加减法 计数器 序列检测 编码器 解码器等-VHDL　Verilog 系统仿真实验 流水灯 加减法 计数器　序列检测　编码器 解码器等
(系统自动生成,下载前可以参看下载内容)

下载文件列表

1.显示管.doc
2.4位减法、加法器设计.doc
3.乘法器设计.doc
4.序列检测器的设计与实现。.doc
5.变模计数器的设计.doc
6.流水灯设计.doc
7.简易时钟.doc
8.简易计算器设计.doc
9.基于TPP编码方式的解码器.doc

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