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文件名称:DSB

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2014-04-09
  • 文件大小：
    1.28mb
  • 已下载：
    1次
  • 提 供 者：
    王****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA中实现的DSB的AM调制，带Modelsim仿真，实际测试通过：载波频率，信号频率以及调制度可调。-The FPGA implemented in the DSB AM modulation with Modelsim simulation, the actual test: the carrier frequency, and modulation signal frequency is adjustable.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

DSB/
DSB/Code/
DSB/Code/AM.v
DSB/Code/AM_tb.v
DSB/Code/AM_tb.v.bak
DSB/Code/CarrierWave.v
DSB/Code/ModulateWave.v
DSB/Code/ModulateWave.v.bak
DSB/Code/Mult_10bs.v
DSB/Code/Mult_14BS.v
DSB/Code/sin.mif
DSB/Code/sin_rom_10b.v
DSB/Modelsim/
DSB/Modelsim/DSB.mpf
DSB/Modelsim/sin.mif
DSB/Modelsim/sin.ver
DSB/Modelsim/vsim.wlf
DSB/Modelsim/work/
DSB/Modelsim/work/@a@m/
DSB/Modelsim/work/@a@m/verilog.asm
DSB/Modelsim/work/@a@m/verilog.rw
DSB/Modelsim/work/@a@m/_primary.dat
DSB/Modelsim/work/@a@m/_primary.dbs
DSB/Modelsim/work/@a@m/_primary.vhd
DSB/Modelsim/work/@carrier@wave/
DSB/Modelsim/work/@carrier@wave/verilog.asm
DSB/Modelsim/work/@carrier@wave/verilog.rw
DSB/Modelsim/work/@carrier@wave/_primary.dat
DSB/Modelsim/work/@carrier@wave/_primary.dbs
DSB/Modelsim/work/@carrier@wave/_primary.vhd
DSB/Modelsim/work/@modulate@wave/
DSB/Modelsim/work/@modulate@wave/verilog.asm
DSB/Modelsim/work/@modulate@wave/verilog.rw
DSB/Modelsim/work/@modulate@wave/_primary.dat
DSB/Modelsim/work/@modulate@wave/_primary.dbs
DSB/Modelsim/work/@modulate@wave/_primary.vhd
DSB/Modelsim/work/@mult_10bs/
DSB/Modelsim/work/@mult_10bs/verilog.asm
DSB/Modelsim/work/@mult_10bs/verilog.rw
DSB/Modelsim/work/@mult_10bs/_primary.dat
DSB/Modelsim/work/@mult_10bs/_primary.dbs
DSB/Modelsim/work/@mult_10bs/_primary.vhd
DSB/Modelsim/work/@mult_14@b@s/
DSB/Modelsim/work/@mult_14@b@s/verilog.asm
DSB/Modelsim/work/@mult_14@b@s/verilog.rw
DSB/Modelsim/work/@mult_14@b@s/_primary.dat
DSB/Modelsim/work/@mult_14@b@s/_primary.dbs
DSB/Modelsim/work/@mult_14@b@s/_primary.vhd
DSB/Modelsim/work/m_tb/
DSB/Modelsim/work/m_tb/verilog.asm
DSB/Modelsim/work/m_tb/verilog.rw
DSB/Modelsim/work/m_tb/_primary.dat
DSB/Modelsim/work/m_tb/_primary.dbs
DSB/Modelsim/work/m_tb/_primary.vhd
DSB/Modelsim/work/sin_rom_10b/
DSB/Modelsim/work/sin_rom_10b/verilog.asm
DSB/Modelsim/work/sin_rom_10b/verilog.rw
DSB/Modelsim/work/sin_rom_10b/_primary.dat
DSB/Modelsim/work/sin_rom_10b/_primary.dbs
DSB/Modelsim/work/sin_rom_10b/_primary.vhd
DSB/Modelsim/work/_info
DSB/Modelsim/work/_temp/
DSB/Modelsim/work/_vmake

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