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文件名称:dds

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Matlab] [源码]
  • 上传时间：
    2014-06-11
  • 文件大小：
    677.94kb
  • 已下载：
    0次
  • 提 供 者：
    汪****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

在altera的FPGA上实现直接数字频率合成，即用verilog实现DDS，输出正弦波形，在modelsim软件中仿真通过，已包含所有代码和工程以及二进制流文件。-The realization of direct digital frequency synthesis in the Altera FPGA, which is implemented by Verilog DDS, the output sine wave, through the simulation in Modelsim software, already contains all the code and engineering as well as binary stream file.


(系统自动生成,下载前可以参看下载内容)

下载文件列表

dds/
dds/pro/
dds/sim/
dds/sim/DDS操作说明.doc
dds/sim/cos_data.dat
dds/sim/cos_data.txt
dds/sim/cos_data1.dat
dds/sim/cos_gen.m
dds/sim/dds_cos_rom.v
dds/sim/dds_cos_sin_block.v
dds/sim/dds_cos_sin_block.v.bak
dds/sim/dds_phas_acc.v
dds/sim/dds_sin_rom.v
dds/sim/fft_analyz_cos.m
dds/sim/fft_analyz_sin.m
dds/sim/sin_data.dat
dds/sim/sin_data.txt
dds/sim/sin_data1.dat
dds/sim/sin_gen.m
dds/sim/tb_dds_cos_sin_block .v
dds/sim/vsim.wlf
dds/sim/work/
dds/sim/work/_info
dds/sim/work/_temp/
dds/sim/work/_temp/vlogfj81bw
dds/sim/work/_temp/vlogfw818w
dds/sim/work/_temp/vlogybqkfk
dds/sim/work/_temp/vlogyrrk0k
dds/sim/work/_vmake
dds/sim/work/dds_cos_rom/
dds/sim/work/dds_cos_rom/_primary.dat
dds/sim/work/dds_cos_rom/_primary.dbs
dds/sim/work/dds_cos_rom/_primary.vhd
dds/sim/work/dds_cos_rom/verilog.asm
dds/sim/work/dds_cos_rom/verilog.rw
dds/sim/work/dds_cos_sin_block/
dds/sim/work/dds_cos_sin_block/_primary.dat
dds/sim/work/dds_cos_sin_block/_primary.dbs
dds/sim/work/dds_cos_sin_block/_primary.vhd
dds/sim/work/dds_cos_sin_block/verilog.asm
dds/sim/work/dds_cos_sin_block/verilog.rw
dds/sim/work/dds_phas_acc/
dds/sim/work/dds_phas_acc/_primary.dat
dds/sim/work/dds_phas_acc/_primary.dbs
dds/sim/work/dds_phas_acc/_primary.vhd
dds/sim/work/dds_phas_acc/verilog.asm
dds/sim/work/dds_phas_acc/verilog.rw
dds/sim/work/dds_sin_rom/
dds/sim/work/dds_sin_rom/_primary.dat
dds/sim/work/dds_sin_rom/_primary.dbs
dds/sim/work/dds_sin_rom/_primary.vhd
dds/sim/work/dds_sin_rom/verilog.asm
dds/sim/work/dds_sin_rom/verilog.rw
dds/sim/work/tb_dds_cos_sin_block/
dds/sim/work/tb_dds_cos_sin_block/_primary.dat
dds/sim/work/tb_dds_cos_sin_block/_primary.dbs
dds/sim/work/tb_dds_cos_sin_block/_primary.vhd
dds/sim/work/tb_dds_cos_sin_block/verilog.asm
dds/sim/work/tb_dds_cos_sin_block/verilog.rw
dds/src/
dds/src/dds_cos_rom.v
dds/src/dds_cos_sin_block.v
dds/src/dds_phas_acc.v
dds/src/dds_sin_rom.v
dds/src/pin.tcl
dds/src/tb_dds_cos_sin_block .v

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