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文件名称:CLK_1HZ

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Windows] [程序]
  • 上传时间：
    2015-06-30
  • 文件大小：
    1.71mb
  • 已下载：
    0次
  • 提 供 者：
    ku***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

1HZ CLK USING VERILOG
(系统自动生成,下载前可以参看下载内容)

下载文件列表

CLK_1HZ/clk1.v
CLK_1HZ/clk1_stx_beh.prj
CLK_1HZ/clk1_summary.html
CLK_1HZ/clk1_test.v
CLK_1HZ/clk1_test_beh.prj
CLK_1HZ/clk1_test_isim_beh.exe
CLK_1HZ/clk1_test_isim_beh.wdb
CLK_1HZ/CLK_1HZ.gise
CLK_1HZ/CLK_1HZ.xise
CLK_1HZ/clk_vivado/clk_vivado.data/constrs_1/fileset.xml
CLK_1HZ/clk_vivado/clk_vivado.data/mult_gen_0/fileset.xml
CLK_1HZ/clk_vivado/clk_vivado.data/runs/impl_1.psg
CLK_1HZ/clk_vivado/clk_vivado.data/runs/mult_gen_0_impl_1.psg
CLK_1HZ/clk_vivado/clk_vivado.data/runs/mult_gen_0_synth_1/constrs_in.xml
CLK_1HZ/clk_vivado/clk_vivado.data/runs/mult_gen_0_synth_1/mult_gen_0_synth_1.psg
CLK_1HZ/clk_vivado/clk_vivado.data/runs/mult_gen_0_synth_1/sources.xml
CLK_1HZ/clk_vivado/clk_vivado.data/runs/mult_gen_0_synth_1.psg
CLK_1HZ/clk_vivado/clk_vivado.data/runs/runs.xml
CLK_1HZ/clk_vivado/clk_vivado.data/runs/synth_1.psg
CLK_1HZ/clk_vivado/clk_vivado.data/sim_1/fileset.xml
CLK_1HZ/clk_vivado/clk_vivado.data/sources_1/fileset.xml
CLK_1HZ/clk_vivado/clk_vivado.data/wt/project.wpc
CLK_1HZ/clk_vivado/clk_vivado.data/wt/synthesis.wdf
CLK_1HZ/clk_vivado/clk_vivado.data/wt/webtalk_pa.xml
CLK_1HZ/clk_vivado/clk_vivado.data/wt/xsim.wdf
CLK_1HZ/clk_vivado/clk_vivado.runs/.jobs/vrs_config_1.xml
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/.Vivado Synthesis.queue.rst
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/.vivado.begin.rst
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/.vivado.end.rst
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/.Xil/mult_gen_0_propImpl.xdc
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/dont_touch.xdc
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/htr.txt
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/ISEWrap.js
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/ISEWrap.sh
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/mult_gen_0.dcp
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/mult_gen_0.rds
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/mult_gen_0.tcl
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/mult_gen_0_utilization_synth.pb
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/mult_gen_0_utilization_synth.rpt
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/project.wdf
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/rundef.js
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/runme.bat
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/runme.log
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/runme.sh
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/vivado.jou
CLK_1HZ/clk_vivado/clk_vivado.runs/mult_gen_0_synth_1/vivado.pb
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/clk1_test.prj
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/compile.bat
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/compile.sh
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/xelab.log
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/xelab.pb
CLK_1HZ/clk_vivado/clk_vivado.sim/sim_1/behav/xsim.ini
CLK_1HZ/clk_vivado/clk_vivado.srcs/sim_1/new/tb_1hz.v
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0.dcp
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0.vho
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0.xci
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0.xml
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0_funcsim.v
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0_funcsim.vhdl
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0_ooc.xdc
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_0_stub.v
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_dist_mem.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_dp_block_mem.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_operation.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_scaled_adder.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_sp_block_mem.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/ccm_syncmem.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/cc_compare.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/delay_line.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/dsp.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/dsp_pkg.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/hybrid.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/luts.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/mult18.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/multMxN_lut6.vhd
CLK_1HZ/clk_vivado/clk_vivado.srcs/sources_1/ip/mult_gen_0/mult_gen_v12_0/hdl/mult_gen_v12_0.vhd
CLK_1HZ/clk_vivado/cl

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