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文件名称:RISC_CPU

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Linux] [SHELL] [源码]
  • 上传时间：
    2015-08-12
  • 文件大小：
    1.07mb
  • 已下载：
    0次
  • 提 供 者：
    冯****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是用verilog写的一个基于状态机的简易RISC_CPU的设计，里面包含各个模块，每个模块经过仿真没有问题，整个工程在板子上经过试验。-This is a verilog to write a simple RISC_CPU based state machine design, which contains various modules, each module through simulation without problems, the whole project tested on the board
(系统自动生成,下载前可以参看下载内容)

下载文件列表

RISC_CPU/RISC_CPU.cache/wt/java_command_handlers.wdf
RISC_CPU/RISC_CPU.cache/wt/synthesis.wdf
RISC_CPU/RISC_CPU.cache/wt/webtalk_pa.xml
RISC_CPU/RISC_CPU.cache/wt/xsim.wdf
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_1.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_10.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_11.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_12.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_13.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_14.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_15.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_16.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_17.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_18.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_19.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_2.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_20.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_21.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_22.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_23.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_24.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_25.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_26.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_27.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_28.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_29.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_3.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_30.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_31.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_4.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_5.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_6.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_7.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_8.xml
RISC_CPU/RISC_CPU.runs/.jobs/vrs_config_9.xml
RISC_CPU/RISC_CPU.runs/impl_1/risc_cpu_5436.backup.vdi
RISC_CPU/RISC_CPU.runs/impl_1/vivado_5436.backup.jou
RISC_CPU/RISC_CPU.runs/synth_1/.Vivado Synthesis.queue.rst
RISC_CPU/RISC_CPU.runs/synth_1/.vivado.begin.rst
RISC_CPU/RISC_CPU.runs/synth_1/.vivado.end.rst
RISC_CPU/RISC_CPU.runs/synth_1/CPU.dcp
RISC_CPU/RISC_CPU.runs/synth_1/CPU.tcl
RISC_CPU/RISC_CPU.runs/synth_1/CPU.vds
RISC_CPU/RISC_CPU.runs/synth_1/CPU_utilization_synth.pb
RISC_CPU/RISC_CPU.runs/synth_1/CPU_utilization_synth.rpt
RISC_CPU/RISC_CPU.runs/synth_1/fsm_encoding.os
RISC_CPU/RISC_CPU.runs/synth_1/gen_run.xml
RISC_CPU/RISC_CPU.runs/synth_1/hs_err_pid1192.dmp
RISC_CPU/RISC_CPU.runs/synth_1/htr.txt
RISC_CPU/RISC_CPU.runs/synth_1/ISEWrap.js
RISC_CPU/RISC_CPU.runs/synth_1/ISEWrap.sh
RISC_CPU/RISC_CPU.runs/synth_1/project.wdf
RISC_CPU/RISC_CPU.runs/synth_1/rundef.js
RISC_CPU/RISC_CPU.runs/synth_1/runme.bat
RISC_CPU/RISC_CPU.runs/synth_1/runme.log
RISC_CPU/RISC_CPU.runs/synth_1/runme.sh
RISC_CPU/RISC_CPU.runs/synth_1/test0.dat
RISC_CPU/RISC_CPU.runs/synth_1/test1.dat
RISC_CPU/RISC_CPU.runs/synth_1/test2.dat
RISC_CPU/RISC_CPU.runs/synth_1/test3.dat
RISC_CPU/RISC_CPU.runs/synth_1/testa.dat
RISC_CPU/RISC_CPU.runs/synth_1/testb.dat
RISC_CPU/RISC_CPU.runs/synth_1/testc.dat
RISC_CPU/RISC_CPU.runs/synth_1/vivado.jou
RISC_CPU/RISC_CPU.runs/synth_1/vivado.pb
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@c@p@u/_primary.dat
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@c@p@u/_primary.dbs
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@c@p@u/_primary.vhd
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt0659bk
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt0jik5t
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt19yc89
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt1nbr2f
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt1wg1e3
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt2cqg5y
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt2s4wz3
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt2z95br
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt32398d
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt3fgk2j
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt3wxzwr
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt45wc52
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt4i9rz7
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt4zn3td
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt52g7q2
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt58mg2q
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt5m2www
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt659bkq
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt6bekzb
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt6rvzsh
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt71tc2v
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt7e7rw0
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt7vk3q6
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt84jgzf
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt8h0wsm
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt8yd7kv
RISC_CPU/RISC_CPU.sim/sim_1/behav/msim/xil_defaultlib/@_opt/vopt917bhg
RISC_CPU/RISC_CPU.sim/sim_1/b

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