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文件名称:exp_proje

  • 所属分类：
    Other systems
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-01-11
  • 文件大小：
    80.81kb
  • 已下载：
    0次
  • 提 供 者：
    co***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog DEMULTİ PLAXER-verilog　DEMULTİ PLAXER
(系统自动生成,下载前可以参看下载内容)

下载文件列表

project_2/adder.v
project_2/design_1/design_1.bd
project_2/design_1/design_1.bxml
project_2/design_1/ip/design_1_axi_ethernetlite_0_0/design_1_axi_ethernetlite_0_0.xci
project_2/design_1/ip/design_1_axi_ethernetlite_0_0/design_1_axi_ethernetlite_0_0.xml
project_2/design_1/ip/design_1_c_addsub_0_0/design_1_c_addsub_0_0.xci
project_2/design_1/ip/design_1_c_addsub_0_0/design_1_c_addsub_0_0.xml
project_2/design_1/ip/design_1_c_shift_ram_0_0/design_1_c_shift_ram_0_0.xci
project_2/design_1/ip/design_1_c_shift_ram_0_0/design_1_c_shift_ram_0_0.xml
project_2/design_1/ip/design_1_jtag_axi_0_0/design_1_jtag_axi_0_0.xci
project_2/design_1/ip/design_1_jtag_axi_0_0/design_1_jtag_axi_0_0.xml
project_2/design_1/ip/design_1_pcie_7x_0_0/design_1_pcie_7x_0_0.xci
project_2/design_1/ip/design_1_pcie_7x_0_0/design_1_pcie_7x_0_0.xml
project_2/design_1/ip/design_1_pcie_7x_0_1/design_1_pcie_7x_0_1.xci
project_2/design_1/ip/design_1_pcie_7x_0_1/design_1_pcie_7x_0_1.xml
project_2/design_1/ip/design_1_tcc_decoder_3gppmm_0_0/design_1_tcc_decoder_3gppmm_0_0.xci
project_2/design_1/ip/design_1_tcc_decoder_3gppmm_0_0/design_1_tcc_decoder_3gppmm_0_0.xml
project_2/design_1/ip/design_1_tcc_encoder_3gpp_0_0/design_1_tcc_encoder_3gpp_0_0.xci
project_2/design_1/ip/design_1_tcc_encoder_3gpp_0_0/design_1_tcc_encoder_3gpp_0_0.xml
project_2/design_1/ui/bd_1f5defd0.ui
project_2/Nexys4_Master.xdc
project_2/project_2.cache/wt/java_command_handlers.wdf
project_2/project_2.cache/wt/webtalk_pa.xml
project_2/project_2.xpr
project_2/sch.v
project_2/simulate.v
project_2/design_1/ip/design_1_axi_ethernetlite_0_0
project_2/design_1/ip/design_1_c_addsub_0_0
project_2/design_1/ip/design_1_c_shift_ram_0_0
project_2/design_1/ip/design_1_jtag_axi_0_0
project_2/design_1/ip/design_1_pcie_7x_0_0
project_2/design_1/ip/design_1_pcie_7x_0_1
project_2/design_1/ip/design_1_tcc_decoder_3gppmm_0_0
project_2/design_1/ip/design_1_tcc_encoder_3gpp_0_0
project_2/design_1/ip
project_2/design_1/ui
project_2/project_2.cache/compile_simlib
project_2/project_2.cache/wt
project_2/design_1
project_2/project_2.cache
project_2

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