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文件名称:VerilogHDLdigitaldesigncode

  • 所属分类：
    VHDL编程
  • 标签属性：
    [WORD]
  • 上传时间：
    2008-10-13
  • 文件大小：
    913.24kb
  • 已下载：
    0次
  • 提 供 者：
    z*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Vlerilog HDL高级数字设计源码，有兴趣者可以来看看，保证是完整版
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Verilog HDL 高级数字设计源码/Chapter 10/ADDVB_Models_10.doc
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/Divider_RR_STG.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/Divider_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/Divider_STG_0_sub.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/Divider_STG_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/t_Divider_RR_STG.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/_vti_cnf/Divider_RR_STG.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/_vti_cnf/Divider_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/_vti_cnf/Divider_STG_0_sub.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/_vti_cnf/Divider_STG_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Dividers/_vti_cnf/t_Divider_RR_STG.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_ASM_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_ASM_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_Booth_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_Implicit_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_Implicit_2.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_RR_ASM.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Multiplier_STG_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/Radix_4__STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_ASM_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_ASM_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_Booth_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_Implicit_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_Implicit_2.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_RR_ASM.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Multiplier_STG_1.v
Verilog HDL 高级数字设计源码/Chapter 10/Multipliers/_vti_cnf/Radix_4__STG_0.v
Verilog HDL 高级数字设计源码/Chapter 10/_vti_cnf/ADDVB_Models_10.doc
Verilog HDL 高级数字设计源码/Chapter 11/ADDVB_Models_11.doc
Verilog HDL 高级数字设计源码/Chapter 11/BIST/ASIC_with_BIST.v
Verilog HDL 高级数字设计源码/Chapter 11/BIST/t_ASIC_with_BIST.v
Verilog HDL 高级数字设计源码/Chapter 11/BIST/_vti_cnf/ASIC_with_BIST.v
Verilog HDL 高级数字设计源码/Chapter 11/BIST/_vti_cnf/t_ASIC_with_BIST.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/ASIC_with_TAP.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/Boundary_Scan_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/BR_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/BSC_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/Instruction_Decoder.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/Instruction_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/IR_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/tap_controller.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/TAP_FSM.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/TDI_Generator.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/TDO_Monitor.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/t_ASIC_with_TAP.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/t_Boundary_Scan_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/t_Instruction_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/ASIC_with_TAP.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/Boundary_Scan_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/BR_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/BSC_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/Instruction_Decoder.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/Instruction_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/IR_Cell.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/tap_controller.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/TAP_FSM.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/TDI_Generator.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/TDO_Monitor.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/t_ASIC_with_TAP.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/t_Boundary_Scan_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/JTAG/_vti_cnf/t_Instruction_Register.v
Verilog HDL 高级数字设计源码/Chapter 11/Latch_Races.v
Verilog HDL 高级数字设计源码/Chapter 11/_vti_cnf/ADDVB_Models_11.doc
Verilog HDL 高级数字设计源码/Chapter 11/_vti_cnf/Latch_Races.v
Verilog HDL 高级数字设计源码/Chapter 4/ADDVB_Models_4.doc
Verilog HDL 高级数字设计源码/Chapter 4/Add_rca_4.v
Verilog HDL 高级数字设计源码/Chapter 4/AOI_str.v
Verilog HDL 高级数字设计源码/Chapter 4/AOI_UDP.v
Verilog HDL 高级数字设计源码/Chapter 4/compare_2_str.v
Verilog HDL 高级数字设计源码/Chapter 4/compare_4_str.v
Verilog HDL 高级数字设计源码/Chapter 4/Mux_2_32_CA.v
Verilog HDL 高级数字设计源码/Chapter 4/Mux_4_32_CA.v
Verilog HDL 高级数字设计源码/Chapter 4/Mux_4_32_case.v
Verilog HDL 高级数字设计源码/Chapter 4/Mux_4_32_CA_if.v
Verilog HDL 高级数字设计源码/Chapter 4/test_hiZ.v
Verilog HDL 高级数字设计源码/Chapter 4/t_Add_full_ASIC.v
Verilog HDL 高级数字设计源码/Chapter 4/t_Add_full_unit_delay.v
Verilog HDL 高级数字设计源码/Chapter 4/t_Add_half.v
Verilog HDL 高级数字设计源码/Chapter 4/t_Add_rca_4_Unit_Delay.v
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/ADDVB_Models_4.doc
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/Add_rca_4.v
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/AOI_str.v
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/AOI_UDP.v
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/compare_2_str.v
Verilog HDL 高级数字设计源码/Chapter 4/_vti_cnf/compare_4_str.v
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