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文件名称:VerilogHDL

  • 所属分类：
    VHDL编程
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    992.48kb
  • 已下载：
    0次
  • 提 供 者：
    jzh***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

《设计与验证Verilog HDL》光盘内容
(系统自动生成,下载前可以参看下载内容)

下载文件列表

设计与验证Verilog HDL/Example-7-1/示例说明.doc
设计与验证Verilog HDL/Example-7-2/示例说明.doc
设计与验证Verilog HDL/Example-7-3/示例说明.doc
设计与验证Verilog HDL/Example-7-4/示例说明.doc
设计与验证Verilog HDL/Example-8-1/示例说明.doc
设计与验证Verilog HDL/Example-8-2/示例说明.doc
设计与验证Verilog HDL/Example-4-10/示例说明.doc
设计与验证Verilog HDL/Example-5-6/示例说明.doc
设计与验证Verilog HDL/Example-5-7/示例说明.doc
设计与验证Verilog HDL/Example-5-8/示例说明.doc
设计与验证Verilog HDL/Example-4-13/示例说明.doc
设计与验证Verilog HDL/Example-4-16/示例说明.doc
设计与验证Verilog HDL/Example-4-11/示例说明.doc
设计与验证Verilog HDL/Example-4-20/示例说明.doc
设计与验证Verilog HDL/Example-4-7/示例说明.doc
设计与验证Verilog HDL/Example-4-8/示例说明.doc
设计与验证Verilog HDL/Example-5-1/示例说明.doc
设计与验证Verilog HDL/Example-5-5/示例说明.doc
设计与验证Verilog HDL/Example-4-1/示例说明.doc
设计与验证Verilog HDL/Example-4-14/示例说明.doc
设计与验证Verilog HDL/Example-4-4/示例说明.doc
设计与验证Verilog HDL/Example-4-17/示例说明.doc
设计与验证Verilog HDL/Example-4-21/示例说明.doc
设计与验证Verilog HDL/Example-6-1/示例说明.doc
设计与验证Verilog HDL/Example-6-1/FSM/state_default/rev_2/CS.txt
设计与验证Verilog HDL/Example-6-1/FSM/state2/rev_1/CS.txt
设计与验证Verilog HDL/Example-6-1/FSM/state3/rev_2/CS.txt
设计与验证Verilog HDL/Example-6-1/FSM/state1/rev_1/NS.txt
设计与验证Verilog HDL/Example-7-2/Proj/Read_In_File.txt
设计与验证Verilog HDL/Example-7-3/Proj/Read_In_File.txt
设计与验证Verilog HDL/Example-7-4/Proj/Read_In_File.txt
设计与验证Verilog HDL/Example-7-2/Proj/Testbench_readme.txt
设计与验证Verilog HDL/Example-7-1/Proj/Testbench_readme.txt
设计与验证Verilog HDL/Example-4-20/case/PrecisionRTL/case_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-20/decode/case/decode_case_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-20/decode/if_mult/precision_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-20/decode/if_single/precision_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-20/if_mult/PrecisionRTL/if_mult_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-20/if_single/PrecisionRTL/if_single_impl_1/unfolded_operators.txt
设计与验证Verilog HDL/Example-4-10/bibus/rev_1/rpt_bibus_areasrr.htm
设计与验证Verilog HDL/Example-4-14/clk_div_phase/rev_1/rpt_clk_div_phase_areasrr.htm
设计与验证Verilog HDL/Example-4-10/complex_bibus/rev_1/rpt_complex_bibus_areasrr.htm
设计与验证Verilog HDL/Example-5-5/rev_2/rpt_latch_areasrr.htm
设计与验证Verilog HDL/Example-4-11/rev_1/rpt_mux_areasrr.htm
设计与验证Verilog HDL/Example-4-13/ram_basic/rev_2/rpt_ram_basic_areasrr.htm
设计与验证Verilog HDL/Example-4-4/rev_2/rpt_reg_counter_areasrr.htm
设计与验证Verilog HDL/Example-5-6/rev_1/rpt_resource_share1_areasrr.htm
设计与验证Verilog HDL/Example-5-6/rev_1/rpt_resource_share2_areasrr.htm
设计与验证Verilog HDL/Example-5-8/rev_2/rpt_shannon_fast_areasrr.htm
设计与验证Verilog HDL/Example-4-16/rev_1/rpt_srl2pal_areasrr.htm
设计与验证Verilog HDL/Example-6-1/FSM/state2/rev_1/rpt_state2_areasrr.htm
设计与验证Verilog HDL/Example-5-8/rev_2/rpt_un_shannon_areasrr.htm
设计与验证Verilog HDL/Example-4-20/case/PrecisionRTL/case_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/decode/case/decode_case_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/decode/if_mult/precision_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/decode/if_single/precision_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/if_mult/PrecisionRTL/if_mult_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/if_single/PrecisionRTL/if_single_impl_1/rtlc.out/INCR/incr_driver.log
设计与验证Verilog HDL/Example-4-20/case/PrecisionRTL/case_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/decode/case/decode_case_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/decode/if_mult/precision_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/decode/if_single/precision_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/if_mult/PrecisionRTL/if_mult_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/if_single/PrecisionRTL/if_single_impl_1/rtlc.out/INCR/incr_rtlc.log
设计与验证Verilog HDL/Example-4-20/decode/if_mult/precision_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/case/PrecisionRTL/case_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/if_mult/PrecisionRTL/if_mult_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/decode/case/decode_case_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/if_single/PrecisionRTL/if_single_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/decode/if_single/precision_impl_1/precision.log
设计与验证Verilog HDL/Example-4-20/decode/if_single/precision.log
设计与验证Verilog HDL/Example-4-14/clk_3div/sim/work/clk_3div_tb/verilog.asm
设计与验证Verilog HDL/Example-4-14/clk_3div/sim/work/clk_3div/verilog.asm
设计与验证Verilog HDL/Example-4-14/clk_div_phase/sim/work/clk_div_phase/verilog.asm
设计与验证Verilog HDL/Example-4-14/clk_div_phase/sim/work/clk_div_phase_tb/verilog.asm
设计与验证Verilog HDL/Example-4-7/sim/work/clock_edge_tb/verilog.asm
设计与验证Verilog HDL/Example-4-13/sim/work/ram_basic/verilog.asm
设计与验证Verilog HDL/Example-4-7/sim/work/clock_edge/verilog.asm
设计与验证Verilog HDL/Example-4-8/sim/work/decode_cmb_tb/verilog.asm
设计与验证Verilog HDL/Example-4-8/sim/work/decode_cmb/verilog.asm
设计与验证Verilog HDL/Example-4-8/sim/work/decode_cmb2/verilog.asm
设计与验证Verilog HDL/Ex

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