文件名称:2_digital_clock
-
所属分类：
- 标签属性：
- 上传时间：2016-02-28
-
文件大小：1.41mb
-
已下载：1次
-
提 供 者：
-
相关连接：无下载说明：别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容来自于网络，使用问题请自行百度
采用Verilog HDL RTL 描述完成数字钟，基于basys3，软件平台：vivado-Using Verilog HDL RTL to complete the descr iption of digital clock based on basys3 software platform: vivado
(系统自动生成,下载前可以参看下载内容)
下载文件列表
采用Verilog HDL RTL 描述完成数字钟_v1.docx
digital_clock/
digital_clock/design_source/
digital_clock/design_source/bcd_counter.v
digital_clock/design_source/binbcd8.v
digital_clock/design_source/clk_1s.v
digital_clock/design_source/count_top.v
digital_clock/design_source/counter.v
digital_clock/design_source/display.v
digital_clock/design_source/seg7.v
digital_clock/xdc/
digital_clock/xdc/clock.xdc
digital_clock/
digital_clock/design_source/
digital_clock/design_source/bcd_counter.v
digital_clock/design_source/binbcd8.v
digital_clock/design_source/clk_1s.v
digital_clock/design_source/count_top.v
digital_clock/design_source/counter.v
digital_clock/design_source/display.v
digital_clock/design_source/seg7.v
digital_clock/xdc/
digital_clock/xdc/clock.xdc
1999-2046 搜珍网 All Rights Reserved.
本站作为网络服务提供者，仅为网络服务对象提供信息存储空间，仅对用户上载内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。