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文件名称:tlv1544

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2016-07-19
  • 文件大小：
    2.14mb
  • 已下载：
    0次
  • 提 供 者：
    李***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

TLV1544的采集程序，使用verilog语言编写，感觉很实用，希望对大家有用-TLV1544 collection procedures, using verilog language, feel useful, hope to adopt
(系统自动生成,下载前可以参看下载内容)

下载文件列表

tlv1544/doc/18_SPI接口多通道ADC驱动设计与验证.docx
tlv1544/doc/TLV1544.pdf
tlv1544/prj/ip/greybox_tmp/cbx_args.txt
tlv1544/prj/ip/ISSP.qip
tlv1544/prj/ip/ISSP.v
tlv1544/prj/ip/ISSP1.qip
tlv1544/prj/ip/ISSP1.v
tlv1544/prj/ip/ISSP1_bb.v
tlv1544/prj/ip/ISSP_bb.v
tlv1544/prj/output_files/Chain3.cdf
tlv1544/prj/output_files/TLV1544_CTRL.asm.rpt
tlv1544/prj/output_files/TLV1544_CTRL.done
tlv1544/prj/output_files/TLV1544_CTRL.eda.rpt
tlv1544/prj/output_files/TLV1544_CTRL.fit.rpt
tlv1544/prj/output_files/TLV1544_CTRL.fit.smsg
tlv1544/prj/output_files/TLV1544_CTRL.fit.summary
tlv1544/prj/output_files/TLV1544_CTRL.flow.rpt
tlv1544/prj/output_files/TLV1544_CTRL.jdi
tlv1544/prj/output_files/TLV1544_CTRL.map.rpt
tlv1544/prj/output_files/TLV1544_CTRL.map.summary
tlv1544/prj/output_files/TLV1544_CTRL.pin
tlv1544/prj/output_files/TLV1544_CTRL.sof
tlv1544/prj/output_files/TLV1544_CTRL.sta.rpt
tlv1544/prj/output_files/TLV1544_CTRL.sta.summary
tlv1544/prj/stp1.stp
tlv1544/prj/stp1_auto_stripped.stp
tlv1544/prj/TLV1544_CTRL.qpf
tlv1544/prj/TLV1544_CTRL.qsf
tlv1544/prj/TLV1544_CTRL.qws
tlv1544/prj/TLV1544_CTRL_nativelink_simulation.rpt
tlv1544/rtl/ADDA_TEST.v
tlv1544/rtl/ADDA_TEST.v.bak
tlv1544/rtl/key_filter.v
tlv1544/rtl/TLC5620_CTRL.v
tlv1544/rtl/TLV1544_CTRL.v
tlv1544/rtl/TLV1544_CTRL.v.bak
tlv1544/sim/TLV1544_CTRL_tb.cr.mti
tlv1544/sim/TLV1544_CTRL_tb.mpf
tlv1544/sim/vsim.wlf
tlv1544/sim/work/@a@d@d@a_@t@e@s@t/_primary.dat
tlv1544/sim/work/@a@d@d@a_@t@e@s@t/_primary.dbs
tlv1544/sim/work/@a@d@d@a_@t@e@s@t/_primary.vhd
tlv1544/sim/work/@t@l@c5620_@c@t@r@l/_primary.dat
tlv1544/sim/work/@t@l@c5620_@c@t@r@l/_primary.dbs
tlv1544/sim/work/@t@l@c5620_@c@t@r@l/_primary.vhd
tlv1544/sim/work/@t@l@v1544_@c@t@r@l/verilog.asm64
tlv1544/sim/work/@t@l@v1544_@c@t@r@l/verilog.rw64
tlv1544/sim/work/@t@l@v1544_@c@t@r@l/_primary.dat
tlv1544/sim/work/@t@l@v1544_@c@t@r@l/_primary.dbs
tlv1544/sim/work/@t@l@v1544_@c@t@r@l/_primary.vhd
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb/verilog.asm64
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb/verilog.rw64
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb/_primary.dat
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb/_primary.dbs
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb/_primary.vhd
tlv1544/sim/work/key_filter/_primary.dat
tlv1544/sim/work/key_filter/_primary.dbs
tlv1544/sim/work/key_filter/_primary.vhd
tlv1544/sim/work/_info
tlv1544/sim/work/_temp/vlog2ex9z1
tlv1544/sim/work/_temp/vlog543fjz
tlv1544/sim/work/_vmake
tlv1544/testbench/TLV1544_CTRL_tb.v
tlv1544/prj/ip/greybox_tmp
tlv1544/sim/work/@a@d@d@a_@t@e@s@t
tlv1544/sim/work/@t@l@c5620_@c@t@r@l
tlv1544/sim/work/@t@l@v1544_@c@t@r@l
tlv1544/sim/work/@t@l@v1544_@c@t@r@l_tb
tlv1544/sim/work/key_filter
tlv1544/sim/work/_temp
tlv1544/prj/ip
tlv1544/prj/output_files
tlv1544/sim/work
tlv1544/doc
tlv1544/img
tlv1544/par
tlv1544/prj
tlv1544/rtl
tlv1544/sim
tlv1544/src
tlv1544/tb
tlv1544/testbench
tlv1544

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