第二章/add_share.v
第二章/add_share1.v
第二章/add_test.v
第二章/ahb2sram.v
第二章/basic_shift_register.v
第二章/clock.v
第二章/CM1RegFile.v
第二章/dpram_fpga.v
第二章/DSPuva16.v
第二章/DW02_mac_async.v
第二章/fifo_asynch.v
第二章/gray.v
第二章/LUT_2bit_inc.v
第二章/lvds.v
第二章/modelsim_sim.tcl
第二章/multi_seq_full.v
第二章/PowerN_comb2.v
第二章/quartus_ddc.tcl
第二章/quartus_ddc.tcl.bak
第二章/ram.c
第二章/ram_reset_mux.v
第二章/reg_reset.v
第二章/reset_cnt.v
第二章/reset_sync.v
第二章/rom.v
第二章/SIMDAdder.v
第二章/single_port_rom.v
第二章/smbus_slave_ram_top.v
第二章/spram.v
第二章/SPRAM_ASIC.v
第二章/sram_fir.cpp
第二章/sram_fpga.v
第二章/state_trigger.c
第二章/synthesis.v
第二章/syn_fifo.v
第二章/TimesN_comb1.v
第二章/TimesN_pipe.v
第二章/true_dpram.v
第二章/un_synthsis.v
第二章/usb_blaster_vjtag.tcl
第二章/vjtag_connect.py
第二章/vjtag_if_best.v
第二章/vJTAG_interface.v
第二章/vJTAG_interface_word.v
第二章