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文件名称:dif

  • 所属分类:
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  • 上传时间:
    2018-03-02
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    6.02mb
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FPGA设计中,实现基准时钟的分频模块,该模块是将外围电路中所提供的50MHZ将其分频,对时钟模块作用后产生一秒一秒的时钟信号,另外对显示模块的计数器提供时钟实现显示模块的扫描功能。(The design of FPGA, the reference clock frequency module, this module is provided in the peripheral circuit of the 50MHZ frequency, the clock module generates a clock signal after a second second, also provides the clock display function module display module to scan the counter.)
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dif\db\dif.sgdiff.hdb 10520 2017-05-06
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dif\incremental_db\compiled_partitions\dif.root_partition.map.kpt 1118 2017-05-06
dif\incremental_db\README 653 2017-04-16
dif\simulation\modelsim\dif.sft 322 2017-05-06

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