文件名称:Verilog_Example(wangjinming)
-
所属分类:
- 标签属性:
- 上传时间:2008-10-13
-
文件大小:163.95kb
-
已下载:0次
-
提 供 者:
-
相关连接:无下载说明:别用迅雷下载,失败请重下,重下不扣分!
介绍说明--下载内容来自于网络,使用问题请自行百度
王金明老师讲述的100个Verilog代码示例,并附带有相关说明,Verilog初学者很好的入门资料!
(系统自动生成,下载前可以参看下载内容)
下载文件列表
Verilog设计示例(王金明)/chap9/bidir.v
Verilog设计示例(王金明)/chap9/bidir2.v
Verilog设计示例(王金明)/chap9/code_83.v
Verilog设计示例(王金明)/chap9/decode47.v
Verilog设计示例(王金明)/chap9/decoder_38.v
Verilog设计示例(王金明)/chap9/dff.v
Verilog设计示例(王金明)/chap9/dff1.v
Verilog设计示例(王金明)/chap9/dff2.v
Verilog设计示例(王金明)/chap9/encoder8_3.v
Verilog设计示例(王金明)/chap9/gate1.v
Verilog设计示例(王金明)/chap9/gate2.v
Verilog设计示例(王金明)/chap9/gate3.v
Verilog设计示例(王金明)/chap9/jk_ff.v
Verilog设计示例(王金明)/chap9/johnson.v
Verilog设计示例(王金明)/chap9/latch_1.v
Verilog设计示例(王金明)/chap9/latch_2.v
Verilog设计示例(王金明)/chap9/latch_8.v
Verilog设计示例(王金明)/chap9/mac.v
Verilog设计示例(王金明)/chap9/mac_tp.v
Verilog设计示例(王金明)/chap9/map_lpm_ram.v
Verilog设计示例(王金明)/chap9/mpc.v
Verilog设计示例(王金明)/chap9/mpc_tp.v
Verilog设计示例(王金明)/chap9/mux_case.v
Verilog设计示例(王金明)/chap9/mux_if.v
Verilog设计示例(王金明)/chap9/parity.v
Verilog设计示例(王金明)/chap9/ram256x8.v
Verilog设计示例(王金明)/chap9/reg8.v
Verilog设计示例(王金明)/chap9/rom.v
Verilog设计示例(王金明)/chap9/serial_pal.v
Verilog设计示例(王金明)/chap9/shifter.v
Verilog设计示例(王金明)/chap9/tri_1.v
Verilog设计示例(王金明)/chap9/tri_2.v
Verilog设计示例(王金明)/chap9/updown_count.v
Verilog设计示例(王金明)/chap8/add8_tp.v
Verilog设计示例(王金明)/chap8/carry_udp.v
Verilog设计示例(王金明)/chap8/carry_udpx1.v
Verilog设计示例(王金明)/chap8/carry_udpx2.v
Verilog设计示例(王金明)/chap8/count8_tp.v
Verilog设计示例(王金明)/chap8/delay.v
Verilog设计示例(王金明)/chap8/dff.v
Verilog设计示例(王金明)/chap8/dff_udp.v
Verilog设计示例(王金明)/chap8/latch.v
Verilog设计示例(王金明)/chap8/mult_tp.v
Verilog设计示例(王金明)/chap8/mux31.v
Verilog设计示例(王金明)/chap8/mux_tp.v
Verilog设计示例(王金明)/chap8/random_tp.v
Verilog设计示例(王金明)/chap8/rom.v
Verilog设计示例(王金明)/chap8/test1.v
Verilog设计示例(王金明)/chap8/test2.v
Verilog设计示例(王金明)/chap8/time_dif.v
Verilog设计示例(王金明)/chap7/add4_1.v
Verilog设计示例(王金明)/chap7/add4_2.v
Verilog设计示例(王金明)/chap7/add4_3.v
Verilog设计示例(王金明)/chap7/count4.v
Verilog设计示例(王金明)/chap7/full_add1.v
Verilog设计示例(王金明)/chap7/full_add2.v
Verilog设计示例(王金明)/chap7/full_add3.v
Verilog设计示例(王金明)/chap7/full_add4.v
Verilog设计示例(王金明)/chap7/full_add5.v
Verilog设计示例(王金明)/chap7/half_add1.v
Verilog设计示例(王金明)/chap7/half_add2.v
Verilog设计示例(王金明)/chap7/half_add3.v
Verilog设计示例(王金明)/chap7/half_add4.v
Verilog设计示例(王金明)/chap7/mux2_1a.v
Verilog设计示例(王金明)/chap7/mux2_1b.v
Verilog设计示例(王金明)/chap7/mux2_1c.v
Verilog设计示例(王金明)/chap7/mux4_1a.v
Verilog设计示例(王金明)/chap7/mux4_1b.v
Verilog设计示例(王金明)/chap7/mux4_1c.v
Verilog设计示例(王金明)/chap7/mux4_1d.v
Verilog设计示例(王金明)/chap6/alutask.v
Verilog设计示例(王金明)/chap6/alu_tp.v
Verilog设计示例(王金明)/chap6/code_83.v
Verilog设计示例(王金明)/chap6/count.v
Verilog设计示例(王金明)/chap6/funct.v
Verilog设计示例(王金明)/chap6/funct_tp.v
Verilog设计示例(王金明)/chap6/paral1.v
Verilog设计示例(王金明)/chap6/paral2.v
Verilog设计示例(王金明)/chap6/serial1.v
Verilog设计示例(王金明)/chap6/serial2.v
Verilog设计示例(王金明)/chap5/adder.v
Verilog设计示例(王金明)/chap5/adder16.v
Verilog设计示例(王金明)/chap5/alu.v
Verilog设计示例(王金明)/chap5/block.v
Verilog设计示例(王金明)/chap5/buried_ff.v
Verilog设计示例(王金明)/chap5/compile.v
Verilog设计示例(王金明)/chap5/count.v
Verilog设计示例(王金明)/chap5/count60.v
Verilog设计示例(王金明)/chap5/decode4_7.v
Verilog设计示例(王金明)/chap5/loop1.v
Verilog设计示例(王金明)/chap5/loop2.v
Verilog设计示例(王金明)/chap5/loop3.v
Verilog设计示例(王金明)/chap5/mult_for.v
Verilog设计示例(王金明)/chap5/mult_repeat.v
Verilog设计示例(王金明)/chap5/mux21_1.v
Verilog设计示例(王金明)/chap5/mux21_2.v
Verilog设计示例(王金明)/chap5/mux4_1.v
Verilog设计示例(王金明)/chap5/mux_casez.v
Verilog设计示例(王金明)/chap5/non_block.v
Verilog设计示例(王金明)/chap5/test.v
Verilog设计示例(王金明)/chap5/voter7.v
Verilog设计示例(王金明)/chap5/wave1.v
Verilog设计示例(王金明)/chap5/wave2.v
Verilog设计示例(王金明)/chap3/adder4.v
Verilog设计示例(王金明)/chap3/adder_tp.v
Verilog设计示例(王金明)/chap3/aoi.v
Verilog设计示例(王金明)/chap3/count4.v
Verilog设计示例(王金明)/chap3/count4_tp.v
Verilog设计示例(王金明)/chap3/adder4.acf
Verilog设计示例(王金明)/chap3/adder4.ndb
Verilog设计示例(王金明)/chap3/adder4.hif
Verilog设计示例(王金明)/chap12/add_ahead.v
Verilog设计示例(王金明)/chap12/add_bx.v
Verilog设计示例(王金明)/chap12/add_jl.v
Verilog设计示例(王金明)/chap12/add_tree.v
Verilog设计示例(王金明)/chap12/correlator.v
Verilog设计示例(王金明)/chap12/crc.v
Verilog设计示例(王金明)/chap12/cycle.v
Verilog设计示例(王金明)/chap12/decoder1.v
Verilog设计示例(王金明)/chap12/decoder2.v
Verilog设计示例(王金明)/chap12/fir.v
Verilog设计示例(王金明)/chap12/linear.v
Verilog设计示例(王金明)/chap12/mult.v
Verilog设计示例(王金明)/chap12/mult4x4.v
Verilog设计示例(王金明)/chap11/account.v
Verilog设计示例(王金明)/chap11/clock.v
Verilog设计示例(王金明)/chap11/count10.v
Verilog设计示例(王金明)/chap11/fre_ctrl.v
Verilog设计示例(王金明)/chap11/latch_16.v
Verilog设计示例(王金明)/chap11/paobiao.v
Verilog设计示例(王金明)/chap11/sell.v
Verilog设计示例(王金明)/chap11/song.v
Verilog设计示例(王金明)/chap11/traffic.v
Verilog设计示例(王金明)/chap10/acc.v
Verilog设计示例(王金明)/chap10/accn.v
Verilog设计示例(王金明)/chap10/add8.v
Verilog设计示例(王金明)/chap10/adder8.v
Verilog设计示例(王金明)/chap10/block1.v
Verilog设计示例(王金明)/chap10/block2.v
Verilog设计示例(王金明)/chap10/block3.v
Verilog设计示例(王金明)/chap10/block4.v
Verilog设计示例(王金明)/chap10/control.v
Verilog设计示例(王金明)/chap10/fsm.v
Verilog设计示例(王金明)/chap10/longframe1.v
Verilog设计示例(王金明)/chap10/longframe2.v
Verilog设计示例(王金明)/chap10/pipeline.v
Verilog设计示例(王金明)/chap10/reg8.v
Verilog设计示例(王金明)/chap10/resource1.v
Verilog设计示例(王金明)/chap10/resource2.v
Verilog设计示例(王金明)/chap10/acc.acf
Verilog设计示例(王金明)/chap10/acc.hif
Verilog设计示例(王金明)/examples.pdf
Verilog设计示例(王金明)/chap9
Verilog设计示例(王金明)/chap8
Verilog设计示例(王金明)/chap7
Verilog设计示例(王金明)/chap6
Verilog设计示例(王金明)/chap5
Verilog设计示例(
Verilog设计示例(王金明)/chap9/bidir2.v
Verilog设计示例(王金明)/chap9/code_83.v
Verilog设计示例(王金明)/chap9/decode47.v
Verilog设计示例(王金明)/chap9/decoder_38.v
Verilog设计示例(王金明)/chap9/dff.v
Verilog设计示例(王金明)/chap9/dff1.v
Verilog设计示例(王金明)/chap9/dff2.v
Verilog设计示例(王金明)/chap9/encoder8_3.v
Verilog设计示例(王金明)/chap9/gate1.v
Verilog设计示例(王金明)/chap9/gate2.v
Verilog设计示例(王金明)/chap9/gate3.v
Verilog设计示例(王金明)/chap9/jk_ff.v
Verilog设计示例(王金明)/chap9/johnson.v
Verilog设计示例(王金明)/chap9/latch_1.v
Verilog设计示例(王金明)/chap9/latch_2.v
Verilog设计示例(王金明)/chap9/latch_8.v
Verilog设计示例(王金明)/chap9/mac.v
Verilog设计示例(王金明)/chap9/mac_tp.v
Verilog设计示例(王金明)/chap9/map_lpm_ram.v
Verilog设计示例(王金明)/chap9/mpc.v
Verilog设计示例(王金明)/chap9/mpc_tp.v
Verilog设计示例(王金明)/chap9/mux_case.v
Verilog设计示例(王金明)/chap9/mux_if.v
Verilog设计示例(王金明)/chap9/parity.v
Verilog设计示例(王金明)/chap9/ram256x8.v
Verilog设计示例(王金明)/chap9/reg8.v
Verilog设计示例(王金明)/chap9/rom.v
Verilog设计示例(王金明)/chap9/serial_pal.v
Verilog设计示例(王金明)/chap9/shifter.v
Verilog设计示例(王金明)/chap9/tri_1.v
Verilog设计示例(王金明)/chap9/tri_2.v
Verilog设计示例(王金明)/chap9/updown_count.v
Verilog设计示例(王金明)/chap8/add8_tp.v
Verilog设计示例(王金明)/chap8/carry_udp.v
Verilog设计示例(王金明)/chap8/carry_udpx1.v
Verilog设计示例(王金明)/chap8/carry_udpx2.v
Verilog设计示例(王金明)/chap8/count8_tp.v
Verilog设计示例(王金明)/chap8/delay.v
Verilog设计示例(王金明)/chap8/dff.v
Verilog设计示例(王金明)/chap8/dff_udp.v
Verilog设计示例(王金明)/chap8/latch.v
Verilog设计示例(王金明)/chap8/mult_tp.v
Verilog设计示例(王金明)/chap8/mux31.v
Verilog设计示例(王金明)/chap8/mux_tp.v
Verilog设计示例(王金明)/chap8/random_tp.v
Verilog设计示例(王金明)/chap8/rom.v
Verilog设计示例(王金明)/chap8/test1.v
Verilog设计示例(王金明)/chap8/test2.v
Verilog设计示例(王金明)/chap8/time_dif.v
Verilog设计示例(王金明)/chap7/add4_1.v
Verilog设计示例(王金明)/chap7/add4_2.v
Verilog设计示例(王金明)/chap7/add4_3.v
Verilog设计示例(王金明)/chap7/count4.v
Verilog设计示例(王金明)/chap7/full_add1.v
Verilog设计示例(王金明)/chap7/full_add2.v
Verilog设计示例(王金明)/chap7/full_add3.v
Verilog设计示例(王金明)/chap7/full_add4.v
Verilog设计示例(王金明)/chap7/full_add5.v
Verilog设计示例(王金明)/chap7/half_add1.v
Verilog设计示例(王金明)/chap7/half_add2.v
Verilog设计示例(王金明)/chap7/half_add3.v
Verilog设计示例(王金明)/chap7/half_add4.v
Verilog设计示例(王金明)/chap7/mux2_1a.v
Verilog设计示例(王金明)/chap7/mux2_1b.v
Verilog设计示例(王金明)/chap7/mux2_1c.v
Verilog设计示例(王金明)/chap7/mux4_1a.v
Verilog设计示例(王金明)/chap7/mux4_1b.v
Verilog设计示例(王金明)/chap7/mux4_1c.v
Verilog设计示例(王金明)/chap7/mux4_1d.v
Verilog设计示例(王金明)/chap6/alutask.v
Verilog设计示例(王金明)/chap6/alu_tp.v
Verilog设计示例(王金明)/chap6/code_83.v
Verilog设计示例(王金明)/chap6/count.v
Verilog设计示例(王金明)/chap6/funct.v
Verilog设计示例(王金明)/chap6/funct_tp.v
Verilog设计示例(王金明)/chap6/paral1.v
Verilog设计示例(王金明)/chap6/paral2.v
Verilog设计示例(王金明)/chap6/serial1.v
Verilog设计示例(王金明)/chap6/serial2.v
Verilog设计示例(王金明)/chap5/adder.v
Verilog设计示例(王金明)/chap5/adder16.v
Verilog设计示例(王金明)/chap5/alu.v
Verilog设计示例(王金明)/chap5/block.v
Verilog设计示例(王金明)/chap5/buried_ff.v
Verilog设计示例(王金明)/chap5/compile.v
Verilog设计示例(王金明)/chap5/count.v
Verilog设计示例(王金明)/chap5/count60.v
Verilog设计示例(王金明)/chap5/decode4_7.v
Verilog设计示例(王金明)/chap5/loop1.v
Verilog设计示例(王金明)/chap5/loop2.v
Verilog设计示例(王金明)/chap5/loop3.v
Verilog设计示例(王金明)/chap5/mult_for.v
Verilog设计示例(王金明)/chap5/mult_repeat.v
Verilog设计示例(王金明)/chap5/mux21_1.v
Verilog设计示例(王金明)/chap5/mux21_2.v
Verilog设计示例(王金明)/chap5/mux4_1.v
Verilog设计示例(王金明)/chap5/mux_casez.v
Verilog设计示例(王金明)/chap5/non_block.v
Verilog设计示例(王金明)/chap5/test.v
Verilog设计示例(王金明)/chap5/voter7.v
Verilog设计示例(王金明)/chap5/wave1.v
Verilog设计示例(王金明)/chap5/wave2.v
Verilog设计示例(王金明)/chap3/adder4.v
Verilog设计示例(王金明)/chap3/adder_tp.v
Verilog设计示例(王金明)/chap3/aoi.v
Verilog设计示例(王金明)/chap3/count4.v
Verilog设计示例(王金明)/chap3/count4_tp.v
Verilog设计示例(王金明)/chap3/adder4.acf
Verilog设计示例(王金明)/chap3/adder4.ndb
Verilog设计示例(王金明)/chap3/adder4.hif
Verilog设计示例(王金明)/chap12/add_ahead.v
Verilog设计示例(王金明)/chap12/add_bx.v
Verilog设计示例(王金明)/chap12/add_jl.v
Verilog设计示例(王金明)/chap12/add_tree.v
Verilog设计示例(王金明)/chap12/correlator.v
Verilog设计示例(王金明)/chap12/crc.v
Verilog设计示例(王金明)/chap12/cycle.v
Verilog设计示例(王金明)/chap12/decoder1.v
Verilog设计示例(王金明)/chap12/decoder2.v
Verilog设计示例(王金明)/chap12/fir.v
Verilog设计示例(王金明)/chap12/linear.v
Verilog设计示例(王金明)/chap12/mult.v
Verilog设计示例(王金明)/chap12/mult4x4.v
Verilog设计示例(王金明)/chap11/account.v
Verilog设计示例(王金明)/chap11/clock.v
Verilog设计示例(王金明)/chap11/count10.v
Verilog设计示例(王金明)/chap11/fre_ctrl.v
Verilog设计示例(王金明)/chap11/latch_16.v
Verilog设计示例(王金明)/chap11/paobiao.v
Verilog设计示例(王金明)/chap11/sell.v
Verilog设计示例(王金明)/chap11/song.v
Verilog设计示例(王金明)/chap11/traffic.v
Verilog设计示例(王金明)/chap10/acc.v
Verilog设计示例(王金明)/chap10/accn.v
Verilog设计示例(王金明)/chap10/add8.v
Verilog设计示例(王金明)/chap10/adder8.v
Verilog设计示例(王金明)/chap10/block1.v
Verilog设计示例(王金明)/chap10/block2.v
Verilog设计示例(王金明)/chap10/block3.v
Verilog设计示例(王金明)/chap10/block4.v
Verilog设计示例(王金明)/chap10/control.v
Verilog设计示例(王金明)/chap10/fsm.v
Verilog设计示例(王金明)/chap10/longframe1.v
Verilog设计示例(王金明)/chap10/longframe2.v
Verilog设计示例(王金明)/chap10/pipeline.v
Verilog设计示例(王金明)/chap10/reg8.v
Verilog设计示例(王金明)/chap10/resource1.v
Verilog设计示例(王金明)/chap10/resource2.v
Verilog设计示例(王金明)/chap10/acc.acf
Verilog设计示例(王金明)/chap10/acc.hif
Verilog设计示例(王金明)/examples.pdf
Verilog设计示例(王金明)/chap9
Verilog设计示例(王金明)/chap8
Verilog设计示例(王金明)/chap7
Verilog设计示例(王金明)/chap6
Verilog设计示例(王金明)/chap5
Verilog设计示例(
1999-2046 搜珍网 All Rights Reserved.
本站作为网络服务提供者,仅为网络服务对象提供信息存储空间,仅对用户上载内容的表现方式做保护处理,对上载内容本身不做任何修改或编辑。
