VHDL数字钟设计程序
设计要求

基本要求：

1、24小时计数显示；

2、具有校时功能（时，分） ；

附加要求：

1、实现闹钟功能（定时，闹响）；,VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display　2, with a school function (hours, minutes)　additional requirements: 1, the realization of an alarm clock function (timing, downtown ring)