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文件名称:uart16550

  • 所属分类：
    Com Port
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-10-29
  • 文件大小：
    1.68mb
  • 已下载：
    1次
  • 提 供 者：
    Cloud*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

uart16550 is a 16550 compatible (mostly) UART core.







The bus interface is WISHBONE SoC bus Rev. B.





Features all the standard options of the 16550 UART:

FIFO based operation, interrupt requests and other.



The datasheet can be downloaded from the CVS tree along with the source code. -uart16550 is a 16550 compatible (mostly) UART core.







The bus interface is WISHBONE SoC bus Rev. B.





Features all the standard options of the 16550 UART:

FIFO based operation, interrupt requests and other.



The datasheet can be downloaded from the CVS tree along with the source code.



相关搜索： uart16550 16550 uart 16550 16550a vhdl uart 165 16550a vhdl code uart vhdl 16550 UART VHDL core WISHBONE

(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart16550/tags/asyst_2/rtl/verilog/timescale.v
uart16550/tags/asyst_2/rtl/verilog/uart_debug_if.v
uart16550/tags/asyst_2/rtl/verilog/uart_defines.v
uart16550/tags/asyst_2/rtl/verilog/uart_fifo.v
uart16550/tags/asyst_2/rtl/verilog/uart_receiver.v
uart16550/tags/asyst_2/rtl/verilog/uart_regs.v
uart16550/tags/asyst_2/rtl/verilog/uart_top.v
uart16550/tags/asyst_2/rtl/verilog/uart_transmitter.v
uart16550/tags/asyst_2/rtl/verilog/uart_wb.v
uart16550/tags/asyst_2/rtl/vhdl/.keepme
uart16550/tags/asyst_3/rtl/verilog/timescale.v
uart16550/tags/asyst_3/rtl/verilog/uart_debug_if.v
uart16550/tags/asyst_3/rtl/verilog/uart_defines.v
uart16550/tags/asyst_3/rtl/verilog/uart_fifo.v
uart16550/tags/asyst_3/rtl/verilog/uart_receiver.v
uart16550/tags/asyst_3/rtl/verilog/uart_regs.v
uart16550/tags/asyst_3/rtl/verilog/uart_top.v
uart16550/tags/asyst_3/rtl/verilog/uart_transmitter.v
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uart16550/tags/asyst_3/rtl/vhdl/.keepme
uart16550/tags/initial/Doc/UART_spec.pdf
uart16550/tags/initial/verilog/FIFO_inc.v
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uart16550/tags/initial/verilog/UART_RX_FIFO.v
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uart16550/tags/rel_1/sim/rtl_sim/run/run_sim
uart16550/tags/rel_1/sim/rtl_sim/src/.keepme
uart16550/tags/rel_1/syn/bin/.keepme
uart16550/tags/rel_1/syn/log/.keepme
uart16550/tags/rel_1/syn/out/.keepme
uart16550/tags/rel_1/syn/run/.keepme
uart16550/tags/rel_1/syn/src/.keepme
uart16550/tags/rel_2/bench/verilog/readme.txt
uart16550/tags/rel_2/bench/verilog/test_cases/uart_int.v
uart16550/tags/rel_2/bench/verilog/uart_device.v
uart16550/tags/rel_2/bench/verilog/uart_device_utilities.v
uart16550/tags/rel_2/bench/verilog/uart_log.v
uart16550/tags/rel_2/bench/verilog/uart_test.v
uart16550/tags/rel_2/bench/verilog/uart_testbench.v
uart16550/tags/rel_2/bench/verilog/uart_testbench_defines.v
uart16550/tags/rel_2/bench/verilog/uart_testbench_u

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