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文件名称:clk_vhdl
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- 上传时间：2012-10-29
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Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
相关搜索： Quartus II
clock using FPGA
数字钟
fpga vhdl project
vhdl
digital clock using VHDL Quartus
. clk_vhdl.rar
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下载文件列表
clk_vhdl.qar
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