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文件名称:Fundamentals.of.Digital.Logic.with.VHDL-source.ZIP

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Windows] [程序]
  • 上传时间：
    2012-11-16
  • 文件大小：
    22.34mb
  • 已下载：
    0次
  • 提 供 者：
    b*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

<数字逻辑与VHDL设计>代码

作者：STEPHEN BROWN，ZVONKO VRANESIC

边计年译

-《Fundamentals of Digital Logic with VHDL》 [Brown,Vranesic-2005] code

Bian Jinian　Translation

相关搜索： digital fundamentals with vhdl

(系统自动生成,下载前可以参看下载内容)

下载文件列表

pc/
pc/SETUP.EXE
Readme.txt
VHDLcode/
VHDLcode/AppA/
VHDLcode/AppA/FigureA.10/
VHDLcode/AppA/FigureA.10/ADDER.VHD
VHDLcode/AppA/FigureA.10/FULLADD.VHD
VHDLcode/AppA/FigureA.10/fulladd_package.vhd
VHDLcode/AppA/FigureA.11/
VHDLcode/AppA/FigureA.11/ADDER.VHD
VHDLcode/AppA/FigureA.12/
VHDLcode/AppA/FigureA.12/PRIORITY.VHD
VHDLcode/AppA/FigureA.14/
VHDLcode/AppA/FigureA.14/ADDER.VHD
VHDLcode/AppA/FigureA.14/FULLADD.VHD
VHDLcode/AppA/FigureA.14/fulladd_package.vhd
VHDLcode/AppA/FigureA.15/
VHDLcode/AppA/FigureA.15/ADDERN.VHD
VHDLcode/AppA/FigureA.15/FULLADD.VHD
VHDLcode/AppA/FigureA.15/fulladd_package.vhd
VHDLcode/AppA/FigureA.23/
VHDLcode/AppA/FigureA.23/NUMBITS.VHD
VHDLcode/AppA/FigureA.24/
VHDLcode/AppA/FigureA.24/NUMBITS.VHD
VHDLcode/AppA/FigureA.26/
VHDLcode/AppA/FigureA.26/NANDn.vhd
VHDLcode/AppA/FigureA.27/
VHDLcode/AppA/FigureA.27/NANDn.vhd
VHDLcode/AppA/FigureA.28/
VHDLcode/AppA/FigureA.28/NANDn.vhd
VHDLcode/AppA/FigureA.29/
VHDLcode/AppA/FigureA.29/LATCH.VHD
VHDLcode/AppA/FigureA.30/
VHDLcode/AppA/FigureA.30/FLIPFLOP.VHD
VHDLcode/AppA/FigureA.31/
VHDLcode/AppA/FigureA.31/FLIPFLOP.VHD
VHDLcode/AppA/FigureA.32/
VHDLcode/AppA/FigureA.32/FLIPFLOP.VHD
VHDLcode/AppA/FigureA.33/
VHDLcode/AppA/FigureA.33/FLIPFLOP.VHD
VHDLcode/AppA/FigureA.34/
VHDLcode/AppA/FigureA.34/FLIPFLOP.VHD
VHDLcode/AppA/FigureA.35/
VHDLcode/AppA/FigureA.35/REG4.VHD
VHDLcode/AppA/FigureA.36/
VHDLcode/AppA/FigureA.36/REGN.VHD
VHDLcode/AppA/FigureA.37/
VHDLcode/AppA/FigureA.37/REGNE.VHD
VHDLcode/AppA/FigureA.38/
VHDLcode/AppA/FigureA.38/SHIFT4.VHD
VHDLcode/AppA/FigureA.39/
VHDLcode/AppA/FigureA.39/SHIFT4.VHD
VHDLcode/AppA/FigureA.4/
VHDLcode/AppA/FigureA.40/
VHDLcode/AppA/FigureA.40/COUNT4.VHD
VHDLcode/AppA/FigureA.42/
VHDLcode/AppA/FigureA.42/components.vhd
VHDLcode/AppA/FigureA.43/
VHDLcode/AppA/FigureA.43/ACCUM.VHD
VHDLcode/AppA/FigureA.43/ADDERN.VHD
VHDLcode/AppA/FigureA.43/components.vhd
VHDLcode/AppA/FigureA.43/COUNT4.VHD
VHDLcode/AppA/FigureA.43/FULLADD.VHD
VHDLcode/AppA/FigureA.43/fulladd_package.vhd
VHDLcode/AppA/FigureA.43/NANDN.VHD
VHDLcode/AppA/FigureA.43/REGNE.VHD
VHDLcode/AppA/FigureA.45/
VHDLcode/AppA/FigureA.45/MOORE.VHD
VHDLcode/AppA/FigureA.46/
VHDLcode/AppA/FigureA.46/MOORE.VHD
VHDLcode/AppA/FigureA.48/
VHDLcode/AppA/FigureA.48/MEALY.VHD
VHDLcode/AppA/FigureA.49/
VHDLcode/AppA/FigureA.49/MOORE.VHD
VHDLcode/AppA/FigureA.4/FULLADD.VHD
VHDLcode/AppA/FigureA.7/
VHDLcode/AppA/FigureA.7/ADDER.VHD
VHDLcode/AppA/FigureA.7/FULLADD.VHD
VHDLcode/AppA/FigureA.8/
VHDLcode/AppA/FigureA.8/ADDERLPM.VHD
VHDLcode/AppA/FigureA.9/
VHDLcode/AppA/FigureA.9/fulladd_package.vhd
VHDLcode/AppB/
VHDLcode/AppB/Readme.txt
VHDLcode/AppC/
VHDLcode/AppC/FigureC.13/
VHDLcode/AppC/FigureC.13/EXAMPLE2.VHD
VHDLcode/AppD/
VHDLcode/AppD/FigureD.1/
VHDLcode/AppD/FigureD.10/
VHDLcode/AppD/FigureD.10/ADDERLPM.VHD
VHDLcode/AppD/FigureD.1/FULLADD.VHD
VHDLcode/AppD/FigureD.2/
VHDLcode/AppD/FigureD.23/
VHDLcode/AppD/FigureD.23/GRAPHIC2.GDF
VHDLcode/AppD/FigureD.23/Reg4.vhd
VHDLcode/AppD/FigureD.28/
VHDLcode/AppD/FigureD.28/EXAMPLE3.VHD
VHDLcode/AppD/FigureD.28/Reg4.vhd
VHDLcode/AppD/FigureD.2/ADDERN.VHD
VHDLcode/AppD/FigureD.2/FULLADD.VHD
VHDLcode/AppD/FigureD.30/
VHDLcode/AppD/FigureD.30/SIMPLE.VHD
VHDLcode/AppD/FigureD.7/
VHDLcode/AppD/FigureD.7/fulladd_package.vhd
VHDLcode/AppD/FigureD.8/
VHDLcode/AppD/FigureD.8/ADDERN.VHD
VHDLcode/AppD/FigureD.8/FULLADD.VHD
VHDLcode/AppD/FigureD.8/fulladd_package.vhd
VHDLcode/Chap10/
VHDLcode/Chap10/Figure10.13/
VHDLcode/Chap10/Figure10.13/BITCOUNT.VHD
VHDLcode/Chap10/Figure10.13/components.vhd
VHDLcode/Chap10/Figure10.13/SHIFTRNE.VHD
VHDLcode/Chap10/Figure10.19/
VHDLcode/Chap10/Figure10.19/components.vhd
VHDLcode/Chap10/Figure10.19/MULTIPLY.VHD
VHDLcode/Chap10/Figure10.19/MUX2TO1.VHD
VHDLcode/Chap10/Figure10.19/REGNE.VHD
VHDLcode/Chap10/Figure10.19/SHIFTLNE.VHD
VHDLcode/Chap10/Figure10.19/SHIFTRNE.VHD
VHDLcode/Chap10/Figure10.2/
VHDLcode/Chap10/Figure10.28/
VHDLcode/Chap10/Figure10.28/components.vhd
VHDLcode/Chap10/Figure10.28/DIVIDER.VHD
VHDLcode/Chap10/Figure10.28/DOWNCNT.VHD
VHDLcode/Chap10/Figure10.28/MUXDFF.VHD
VHDLcode/Chap10/Figure10.28/REGNE.VHD
VHDLcode/Chap10/Figure10.28/SHIFTLNE.VHD
VHDLcode/Chap10/Figure10.2/REGE.VHD
VHDLcode/Chap10/Figure10.3/
VHDLcode/Chap10/Figure10.33/
VHDLcode/Chap10/Figure10.33/Adder.vhd
VHDLcode/Chap10/Figure10.33/components.vhd
VHDLcode/Chap10/Figure10.33/DIVIDER.VHD
VHDLcode/Chap10/Figure10.33/DOWNCNT.VHD
VHDLcode/Chap10/Figure10.33/MEAN.GDF
VHDLcode/Chap10/Figure10.33/MEANCNTL.VHD
VHDLcode/Chap10/Figure10.33/MReg.mif
VHDLcode/Chap10/Figure10.33/MReg.vhd
VHDLcode/Chap10/Figure10.33/MUXDFF.VHD
VHDLcode/Chap10/Figure10.33/Readme.txt
VHDLcode/Chap10/Figure10.33/REGNE.VHD
VHDLcode/Chap10/Figure10.33/SHIFTLNE.VHD
VHDLcode/Chap10/Figure10.3/REGNE.VHD
VHDLcode/Chap10/Figure10.4/
VHDLcode/Chap10/Figure10.40/
VHDLcode/Chap10/Figure10.40/components.vhd
VHDLcode/Chap10/Figure10.40/REGNE.VHD
VHDLcode/Chap10/Figure10.40/SORT.VHD
VHDLcode/Chap10/Figure10.40/UPCOUNT.VHD
VHDLcode/Chap10/Figure10.4/SHIFTLNE.VHD
VHDLcode/Chap10/Figure10.5/
VHDLcode/Chap10/Figure10.5/components.vhd
VHDLcode/Chap2/
VHDLcode/Chap2/Figure2.29/
V

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