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文件名称:freq_high2low
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所属分类：
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- 上传时间：2012-11-16
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文件大小：2.25kb
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输入一个高频时钟，输出一个频率可设置的周期信号的verlog模块，在系统设计时很方便-Enter a high-frequency clock, the output frequency can be set up a periodic signal verlog modules, system design at a very convenient
(系统自动生成,下载前可以参看下载内容)
下载文件列表
freq_high2low.v
freq_high2low/verilog.asm
freq_high2low/_primary.dat
freq_high2low/_primary.vhd
freq_high2low
freq_high2low/verilog.asm
freq_high2low/_primary.dat
freq_high2low/_primary.vhd
freq_high2low
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