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文件名称:VHDlclock

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2012-11-16
  • 文件大小:
    426.04kb
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数字秒表的VHDL课程设计 通过硬件测试 精确到ms 最大可计时为24小时 -Digital stopwatch curriculum design through the VHDL hardware testing is accurate to ms maximum time of 24 hours
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new/display.mmf
new/display.ndb
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new/DISPLAY.sym
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new/seltime(2).cnf
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new/seltime.cnf
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new/seltime.ndb
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new/U8145495.DLS
new/U8319415.DLS
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new
数字秒表设计实验报告.doc

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