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文件名称:sanxiangxinhaoyuan

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    2012-11-16
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基于vhdl的三相信号源,可任意置频率和相位,还有调频输出模式,可以输出调频波-Vhdl-based three-phase signal source can be arbitrary frequency and phase of home, as well as frequency modulation output mode, you can output FM wave
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DDS VHDL f1/.sopc_builder/install.ptf
DDS VHDL f1/adder10b.bsf
DDS VHDL f1/adder10b.vhd
DDS VHDL f1/adder32b.bsf
DDS VHDL f1/adder32b.vhd
DDS VHDL f1/db/add_sub_fie.tdf
DDS VHDL f1/db/altsyncram_0331.tdf
DDS VHDL f1/db/altsyncram_6r31.tdf
DDS VHDL f1/db/altsyncram_8t21.tdf
DDS VHDL f1/db/altsyncram_n131.tdf
DDS VHDL f1/db/DDS.(0).cnf.cdb
DDS VHDL f1/db/DDS.(0).cnf.hdb
DDS VHDL f1/db/DDS.(1).cnf.cdb
DDS VHDL f1/db/DDS.(1).cnf.hdb
DDS VHDL f1/db/DDS.(10).cnf.cdb
DDS VHDL f1/db/DDS.(10).cnf.hdb
DDS VHDL f1/db/DDS.(11).cnf.cdb
DDS VHDL f1/db/DDS.(11).cnf.hdb
DDS VHDL f1/db/DDS.(12).cnf.cdb
DDS VHDL f1/db/DDS.(12).cnf.hdb
DDS VHDL f1/db/DDS.(13).cnf.cdb
DDS VHDL f1/db/DDS.(13).cnf.hdb
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DDS VHDL f1/db/DDS.(14).cnf.hdb
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DDS VHDL f1/db/DDS.(15).cnf.hdb
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DDS VHDL f1/db/DDS.(19).cnf.hdb
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DDS VHDL f1/db/DDS.(2).cnf.hdb
DDS VHDL f1/db/DDS.(20).cnf.cdb
DDS VHDL f1/db/DDS.(20).cnf.hdb
DDS VHDL f1/db/DDS.(21).cnf.cdb
DDS VHDL f1/db/DDS.(21).cnf.hdb
DDS VHDL f1/db/DDS.(22).cnf.cdb
DDS VHDL f1/db/DDS.(22).cnf.hdb
DDS VHDL f1/db/DDS.(23).cnf.cdb
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DDS VHDL f1/db/DDS.(7).cnf.hdb
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DDS VHDL f1/db/DDS.(8).cnf.hdb
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DDS VHDL f1/db/DDS.cmp0.ddb
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DDS VHDL f1/db/DDS.db_info
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DDS VHDL f1/db/DDS.sld_design_entry_dsc.sci
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DDS VHDL f1/db/DDS.tan.qmsg
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DDS VHDL f1/db/mux_nrd.tdf
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DDS VHDL f1/DDS.bdf
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DDS VHDL f1/DDS.fit.rpt
DDS VHDL f1/DDS.fit.smsg
DDS VHDL f1/DDS.fit.summary
DDS VHDL f1/DDS.flow.rpt
DDS VHDL f1/DDS.map.rpt
DDS VHDL f1/DDS.map.summary
DDS VHDL f1/DDS.pin
DDS VHDL f1/DDS.pof
DDS VHDL f1/DDS.qpf
DDS VHDL f1/DDS.qsf
DDS VHDL f1/DDS.qws
DDS VHDL f1/DDS.sof
DDS VHDL f1/DDS.tan.rpt
DDS VHDL f1/DDS.tan.summary
DDS VHDL f1/divider.bsf
DDS VHDL f1/divider.vhd
DDS VHDL f1/install.ptf
DDS VHDL f1/jiekou.bdf
DDS VHDL f1/jiekou.bsf
DDS VHDL f1/lpm_mux0.bsf
DDS VHDL f1/lpm_mux0.vhd
DDS VHDL f1/mult.bsf
DDS VHDL f1/mult.vhd
DDS VHDL f1/mult_wave0.jpg
DDS VHDL f1/mult_waveforms.html
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DDS VHDL f1/reg11b.vhd
DDS VHDL f1/reg32b.bsf
DDS VHDL f1/reg32b.vhd
DDS VHDL f1/reg8b.bsf
DDS VHDL f1/reg8b.vhd
DDS VHDL f1/reg8bit.bsf
DDS VHDL f1/reg8bit.vhd
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DDS VHDL f1/sin1024.mif
DDS VHDL f1/sin4096.mif
DDS VHDL f1/sin8.mif
DDS VHDL f1/sin_rom1.bsf
DDS VHDL f1/sin_rom1.vhd
DDS VHDL f1/sopc_builder_debug_log.txt
DDS VHDL f1/sub.bsf
DDS VHDL f1/sub.vhd
DDS VHDL f1/web_check_log.txt
DDS VHDL f1/.sopc_builder
DDS VHDL f1/db
DDS VHDL f1

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